MOSFET

1. 개요

Metal-Oxide-Semiconductor Field-Effect Transistor

MOSFET은 반도체 기판 위에 얇은 절연막을 사이에 두고 게이트 전극을 올린 구조의 전계 효과 트랜지스터(FET)이다. 소스와 드레인의 도핑에 따라 n형(NMOS)과 p형(PMOS)으로 나뉘며 주로 n형과 p형을 결합한 CMOS로 사용된다.

1959년 벨 연구소에서 근무했던 이집트계 미국인 모하메드 아탈라(Mohamed M. Atalla) 박사와 한국계 미국인 강대원 박사가 공동으로 발명하여 1960년 발표 및 특허 출원하였다.

이름의 MOS는 초기 소자가 알루미늄(Al) 등의 금속(Metal) 게이트, 이산화규소(SiO2) 산화막(Oxide), 실리콘(Si) 반도체(Semiconductor)로 구성된 3층 구조로 만들어진 데서 유래했다. 게이트 및 절연막이 각각 금속과 산화막일 필요는 없기 때문에 재료에 구애받지 않는 학술적으로 IGFET(Insulated-Gate FET) 등의 명칭도 쓰이지만, 재료가 다르더라도 관습적으로 MOSFET이라는 이름을 쓰는 경우가 많다.

레이아웃이 단순하고 제조가 용이했기 때문에 이후 집적 회로의 등장에 크게 기여하였다.

2. 특징

접합형 트랜지스터(BJT)와 비교할 때, MOSFET은 게이트와 채널이 절연막으로 분리되어 있어 정상 상태에서 게이트로 흐르는 직류 전류가 사실상 0이고 입력 임피던스가 매우 높다. 또한 소자 구조가 평면 집적에 유리하고, CMOS로 구성하면 논리 상태가 유지되는 동안 정적 전력 소모가 거의 없으며, 소자 크기를 줄일수록 동작 속도와 전력 효율, 집적도가 동시에 좋아지는 축소 법칙(데나드 스케일링)이 성립했다.

이 덕분에 MOSFET은 1970년대 이후 BJT를 밀어내고 마이크로프로세서(CPU), GPU, DRAM, 플래시 메모리, 스마트폰 AP 등 현대 집적회로의 절대적인 주류 소자가 되었으며, 이후 수백 V에서 수 kV를 다루는 전력 반도체 분야에서도 채택되어 전원 공급 장치와 전기차 인버터 등의 핵심 스위칭 소자로 쓰이고 있다.

3. 역사

최초의 MOSFET은 1960년 미국 특허 No. 3,102,230 "Electric Field Controlled Semiconductor Device"으로 출원 및 등록되었으며, 발명자는 강대원으로 등록되었다. 이 특허는 이후 현대 디지털 하드웨어를 구현하는 수많은 논문 및 특허에 인용되었다. (13번 소스(Vss), 14번 드레인(drain), 15번 게이트(Vcc)[1])

최초의 디자인은 그냥 실리콘 덩어리에다 옥사이드 깔아 놓고 메탈을 꾹 눌러 놓은 조악한 형태였다. 발표된 순서는 BJT보다 먼저였으나, 실리콘과 옥사이드 사이의 인터페이스 스테이트를 제대로 줄이지 못했기에 상용화는 지지부진이었다. 그러나 이후 실리콘 위에 옥사이드를 얹는 게 아니라, 실리콘 자체를 리액터에 넣어 산화시키는 (수증기, H₂O 기반의 프리커서를 쓰면 wet, H₂\, O₂ 따로 넣으면 dry) 공정이 개발된 이후 본격적으로 IC의 시대가 열린다. 여기에 가장 큰 공헌을 한 인물은 텍사스 인스트루먼트의 잭 킬비.

로버트 W. 바우어가 자체 정렬 게이트 MOSFET을 발명함으로써 현재의 집적회로에 이르게 된다.[2]

21세기 들어서 고전력 반도체를 제외하면 아날로그 집적회로는 거의 모두 CMOS(N형 MOS와 P형 MOS를 합친 구조)로 설계된다고 봐도 무방하다. 모든 반도체는 제조공정의 미세화가 진행될수록 수명이 짧아지는 경향이 있다. 작동을 위해 전압을 인가하는데, 이 전압이 회로의 피로를 누적시켜 최종적으로 파괴되는 절연파괴가 진행되기 때문. SSD가 공정미세화되면서 수명이 짧아지는 원리와 동일하다. 다만, CPU 자체가 워낙 신뢰성을 요구하는 하드웨어라서 온갖 기술들을 집약시켰기 때문에 반도체 중에서는 수명이 긴 편일 뿐이다. 현대 CPU는 정규전압·정규클럭에서 풀로드 상태에서의 수명을 최소 10년 정도를 보장하고 있다.

공정이 미세화되면 누설전류에 관한 문제가 심각해지기 때문에 여러 기술이 등장했다.

이 중에는 SOI(Silicon on Insulator) 기술이 있다. 일반적인 웨이퍼는 실리콘 단결정으로 이루어져 있지만 SOI 기술이 적용된 웨이퍼는 실리콘-이산화실리콘(Silicon Dioxide, 보통 전문가들은 Oxide라 부른다)-실리콘의 3층 구조로 body contact 쪽으로 흐르는 누설전류를 줄여준다. MOSFET의 전극은 주로 Ion Implantation으로 만드는지라 실리콘 웨이퍼의 두께에 비하면 4차원의 간격으로 얇다.

이후 하프늄이나 지르코늄, 티타늄 산화물을 이용한 고유전율 유전막(High K (gate dielectric) Metal Gate) 기술이 적용되었다. 줄여서 HKMG로 부른다. 줄임말에는 나타나지 않지만 실제로는 gate dielectric을 빼면 말이 안 된다. K는 유전율인데, 메탈은 유전체가 아니므로 유전율 수식어를 붙일 수 없기 때문. 이전까지는 게이트가 폴리실리콘이었기 때문에 굳이 메탈 게이트가 붙은 것이다.

K는 실리콘과 게이트 메탈 사이 들어간 유전체의 유전율을 의미한다. 유전율이 높은 물질을 사용함으로써 채널과 게이트 사이의 커패시티브 커플링을 높여 더 낮은 subthreshold swing 달성이 가능하며, drain induced barrier lowering 의 완화를 기대할 수 있고, oxide 대비 두꺼운 high-k를 써도 어느 정도 얇은 effective oxide thickness 를 달성할 수 있다. 낮은 subthreshold swing은 Ion/Ioff ratio에 중요한 역할을 하며, 저전력 및 고성능 소자 둘 다 낮은 subthreshold swing을 요구한다.

drain induced barrier lowering 은 drain side 쪽에 걸린 전압에 의해 생성된 전기장이 channel단으로 침투되어 그 영향이 클수록 심각해지는데, 이를 gate coupling 증가를 통해 완화시킬 수 있으며 또한 비교적 두꺼운 gate insulator를 사용함으로써 tunneling현상으로 인한 gate leakage current가 줄어든다. 그렇다 하더라도 MOSFET은 source단에서 channel로의 carrier thermionic injection에 의지하고 있기 때문에, 상온에서 60mv/dec 이하의 subthreshold swing은 이론적으로 불가능하다.

subthreshold를 더욱 줄이기 위해서는 injection mechanism을 바꾸거나, m factor를 줄여야 하는데, 전자의 접근법을 취한 예로 Tunneling Field Effect Transistor를 들 수 있고, 후자의 접근법을 취한 예로 Negative Capacitance Field Effect Transistor가 있다.

전자인 TFET의 경우 Injection mechanism으로 Band to band tunneling을 이용하고 있으며, Boltzman tail 부분을 Si band gap을 통해 filtering 하고 있으므로 이론적으로 상온에서 60mV/dec 를 달성할 수 있다. 후자의 경우에는 Negatice capacitance 를 갖는 물질을 이용하여 gate voltage를 가한 것보다 더 많은 전압을 channel단에 걸리게 할 수 있으며, 이를 통해 이론적으로 상온에서 60mV/dec 를 달성 가능하다 자세한 사항은 축전기 문서 참고.

한편, Low K dielectric은 트랜지스터 게이트가 아니라 IC 회로를 구성하는 연결선 사이에 쓰인다. 라인과 라인사이의 capacitance가 높아질 경우 회로 전체의 switching speed 가 낮아질 뿐만 아니라, 점점 집적도가 높아짐에 따라 라인과 라인 사이의 Capacitance가 높아져 Crosstalk 문제가 생겨 신호 전달이 제대로 안 되는 문제가 생기기 때문이다.

최근 들어서는 반도체 제조에 기존 실리콘이 아닌 탄화 실리콘(SiC)이나 질화갈륨(GaN) 등과 같은 신소재를 적극적으로 사용하기 시작해나가면서 이 MOSFET으로도 1000kW가 넘어가는 대용량의 전력을 빠른 속도로 온, 오프 제어가 가능한 수준까지 발달하였다.

4. 동작 원리

실리콘 같은 반도체는 순수한 상태에서는 전류가 잘 흐르지 않지만, 불순물을 조금 넣으면(도핑) 전도도가 크게 달라진다. 이때 인이나 비소 같은 5족 원소를 넣으면 남는 전자가 전류를 운반하는 N형 반도체가 되고, 붕소 같은 3족 원소를 넣으면 전자가 빠진 자리인 정공이 전류를 운반하는 P형 반도체가 된다.

열평형 상태에서 반도체의 전자와 정공은 페르미-디랙 분포를 따른다. 이때 일반적인 MOSFET 조건에서 전자와 정공의 분포를 볼츠만 분포로 근사할 수 있다.

[math(\begin{aligned} f(E) \simeq e^{-(E-E_F)/kT} \end{aligned})]

[math(\begin{aligned} 1-f(E) \simeq e^{-(E_F-E)/kT} \end{aligned})]

두 식을 각각 적분한 다음 곱하면 전자 농도 [math(n)]와 정공 농도 [math(p)]에 대해 다음 관계식을 얻는다.

[math(\displaystyle np = N_c N_v \exp\!\left(-\frac{E_g}{kT}\right) := n_i^2 \qquad (E_g = E_c - E_v) )]

[math(N_c)]와 [math(N_v)]는 전도대와 가전자대의 유효 상태 밀도로, 실리콘의 경우 300 K에서 각각 약 [math(2.8\times10^{19})], [math(1.0\times10^{19}\ \mathrm{cm^{-3}})]이다.

이 곱은 도핑과 관계없이 띠 간격(실리콘의 경우 약 [math(1.12\ \text{eV})])과 온도로만 정해진다. 불순물이 없는 진성 반도체에서는 [math(n = p = n_i)]이고, 이때의 페르미 준위를 진성 페르미 준위 [math(E_{i})]라 한다. 이때 실리콘의 [math(n_i)]는 300 K에서 약 [math(10^{10}\ \mathrm{cm^{-3}})]이다.

일반적으로 많이 사용되는 n-channel MOSFET의 경우, 게이트에 양의 전압을 인가하여 Substrate Silicon에 공핍층을 형성한다. 이때 게이트 전압이 Threshold Voltage, 즉 문턱 전압을 넘게 되면 Oxide-Semiconductor Interface에 Minority Carrier인 전자가 밀집하게 되어 채널을 형성하고, 이 얇은 레이어를 Inversion Layer라고 부른다. Inversion layer 를 형성하는 carrier는 주로 source 내지는 drain으로부터 넘어오며, 이때 source 및 drain은 일종의 carrier reservoir 와 같은 역할을 수행하게 된다. 만약 source와 drain의 도움이 없다면, inversion layer를 형성하는 carrier들은 더 저속으로 공급되게 될 것이다. N mos의 경우에는, 소스와 드레인은 p-substrate에 n+로 도핑하여 형성하며, P mos의 경우는 그 반대이다.

낮은 drain votage 영역에 한해서, 소스에 GND, 드레인에 드레인 전압 VD를 인가하여 전계를 형성하면 드레인 전류 ID가 VD에 의해 선형적으로 증가하는 꼴을 보인다. 조금 더 높은 drain voltage에서는 VD 증가에 따른 ID 증가가 위로 볼록한 이차함수 꼴을 따르게 된다. 한편 VD가 VG(게이트 전압) - VT(문턱 전압)에 도달하게 되면 더 이상 전류량의 증가는 일어나지 않으며 saturation된다. 이때 VG-VT를 Pinch-off Voltage라고 한다. 실제로는 pinch-off 현상은 일어나지 않으며 velocity saturation에 의해 추가적인 전류 증가가 미미하다고 해석하는 것이 조금 더 정확하다.

5. 상세

5.1. 주요 파라미터

MOSFET의 전기적 특성은 기하 구조(채널 폭, 채널 길이, 게이트 산화막 두께) 및 도핑 농도, 재료의 특성(이동도 등)으로부터 유도된다.

5.1.1. 채널 길이 (L)

채널 길이 [math(L)]은 게이트 아래에서 소스와 드레인 사이의 거리이다. [math(L_g)]와 [math(L_{eff})]로 구분하기도 한다.

CPU나 GPU, DRAM, 플래시 메모리 공정의 nm 단위 숫자는 MOSFET의 크기, 정확하게는 게이트의 길이(Gate length)[3]를 나타내는 것이며 숫자가 작을수록 좋다. 로직 회로의 모스펫 게이트는 항상 최소 길이로 만드므로, 달리 말하면 해당 공정에서 다룰 수 있는 가장 작은 크기의 단위를 나타낸다.

5.1.2. 채널 폭 (W)

채널 폭 [math(W)]는 전류가 흐르는 방향에 수직인 채널의 너비이다.

5.1.3. 게이트 산화막 두께 (t_ox)

6. 응용

6.1. RAM으로의 응용

드레인에 축전기를 연결하면 DRAM이 된다. 집에서 BJT와 깡통 모양 축전기로도 만들 수 있다. 물론 컴퓨터에 꽂혀있는 DDR SDRAM과 넘사벽의 차이가 있다. 축전기에 전하가 존재하면 1, 전하가 없으면 0이다. 사실상 우리가 보고 있는 TFT LCD 모니터도 이와 동일한 메커니즘으로 작동한다.

그리고 게이트쪽에 유전막 층을 더 넣고, 전극을 하나 더 넣어, 이 유전막에 전자를 넣었다 뺐다 하면 생기는 문턱전압의 차이로 데이터를 쓰고 읽으면 플래시 메모리가 된다. 플래시 메모리에서는 유전막을 플로팅 게이트라고 하며 일반적인 이산화실리콘 대신 질화실리콘을 사용하는 경우가 많다. 플로팅 게이트에 전자를 넣으면 문턱전압이 높고 전자가 없으면 문턱전압이 낮다. SLC (Single Level Cell) 플래시 메모리의 경우, 예를 들어 문턱전압이 바뀌는 범위가 0.5 V부터 1.5 V라면 1 V 가량의 전압을 가해줬을 때 트랜지스터가 작동하면 1, 작동하지 않으면 0 이다. MLC (Multi Level Cell) 플래시 메모리는 문턱전압이 아주 낮으면 11 덜 낮으면 10 좀 높으면 01 아주 높으면 00 이런 식이다.

6.2. 핀 전계 효과 트랜지스터(FinFET)

23초부터 37초까지

25nm 미만의 공정 시대에 들어서면서 앞서 채널길이 문단에서 서술한 HKMG (High-K Metal Gate)로는 공정 미세화 경향에 따라갈 수 없게 되어 만들어진 소자다. 2D Planar 구조로 구현되는 MOSFET을 3D 구조로 개선한 것으로, 그 모양이 마치 지느러미(Fin)와 같다고 하여 FinFet으로 불린다.

업계에서 처음으로 상용화한 인텔은 3D Tri-Gate Transistor라는 명칭으로 불렀으나 최근에는 타 업체들과 같이 FinFET이라는 명칭으로 부르고 있다.

첫 상용화 공정은 2011년 생산을 시작한 인텔의 22nm 공정으로 여겨지며, 삼성전자는 2014년 후반기 14LPE 공정, TMSC는 2015년 상반기 16FF 공정으로 생산을 시작하였다.[4]

동작 원리가 모두 같지만 채널이 세로로 구성되기 때문에 MOSFET과는 동일 전류량 대비 차지 면적이 굉장히 적어져 미세 공정에 더 유리한 면을 보인다.

또한 Gate가 위쪽에만 존재하던 MOSFET 구조와 달리 FinFet은 3D 구조가 되면서 3방향 (위 + 양옆)에 Gate가 존재하는 것과 같은 구조를 띠고 있는데, 이에 따라 전류량을 효과적으로 제어할 수 있다는 장점이 있다.

그러나 공정상 3D 구조를 구현해야 한다는 점에서 기존 공정보다 Mask를 여러 장 사용하므로 단가가 높다는 단점이 있다. 또한 4nm 공정 미만에서는 Source - Drain 간 단채널 효과 (Short Channel Effect)로 인해 전자가 채널을 무시한 채 가로 방향으로 통과해 버려 누설전류로 나가버리는 문제점이 있다.

6.3. 게이트 올 어라운드 (Gate - All - Around, GAA)

37초부터 43초까지

전자신문 - [3나노 GAA 시대]핀펫 시대 종언... 트랜지스터 패러다임 바꿨다

2010년대 중반부터 제시된 반도체 소자 모델이다.

앞선 채널의 세 면을 컨트롤하는 FinFET 구조에서 게이트로 채널을 감싸 네 면을 컨트롤하는 구조이다. 따라서 FinFET보다도 정교한 전류량 제어가 가능하다. 초기에는 채널 형태로 원통형의 나노와이어와 종잇장 같은 나노시트 형태의 채널이 고려되었으나, 현재는 나노시트 형태로 주로 채택되고 있다.

삼성전자 파운드리 사업부의 3GAE(SF3E)의 경우 5LPE(SF5E)에서 이전시 PPA는 전력 45% 절감, 성능 23% 향상, 면적 16퍼 축소의 효과를 보이며 TSMC의 N2의 경우 N3E에서 이전시 전력 25~30% 절감, 성능 10~15% 향상, 밀도 1.1배 이상 향상의 효과가 있다.

구조상 앞선 FinFET이 지니던 단채널 효과 (Short Channel Effect)를 극복할 수 있으며, 세로 적층에도 적합한 덕분에 3D 공정 효율이 굉장히 높은 특성을 지닌다.

GAA는 채널의 폭을 조절해 여러 형상을 만들 수 있으며 폭을 크게 만들어 좌우가 긴 형태를 삼성전자는 "MBCFET", TSMC는 "Nanosheet Transistor"라고 호칭하고 있다.[5]

삼성전자 파운드리 사업부는 2022년 3GAE(SF3E)에서 도입해 2024년 3GAP(SF3)에서 본격적으로 사용할 예정이며, 인텔은 intel 20A(2024년), TSMC는 N2(2025년)에서 도입할 예정이다.

6.4. BSPDN(Back Side Power Delivery Network)

기존에는 학회에서나 언급되어 왔으나 2021년 7월 26일 Intel Accelerated event에서 대중에게 처음 공개되었다.

인텔은 "PowerVia", TSMC는 "Back Side Power Rail"라 부르며 삼성전자는 BSPDN이라는 명칭을 그대로 사용한다.

현재의 모든 공정은 앞면에 모든 Power Net을 구성하는 FSPDN (Front Side Power Delivery Network) 방식으로 제조된다. 이에 따라 현존하는 모든 공정에서 Back Side는 기판의 역할 외에 큰 의미가 없었다. 그러나 GAA를 시작으로 3D 구조에 대한 관심이 커지면서 BSPDN 에 대한 필요성이 커졌고, 이에 따라 2nm 공정부터는 후면을 이용한 Power Routing을 진행하는 구조가 제시되었다.

해당 구조를 채택하면 전면에서 Power Line을 빼버릴 수 있어 공간 효율이 좋아진다. 3D 구조의 도입으로 전력 분배의 효율성도 상승한다. 성능적으로는 남는 공간을 활용한 Placement를 통해 Signal Latency 감소나 Delay 감소 등에도 기여할 수 있다. 논문에 따르면 SRAM 매크로 부분에 이를 적용하면 FSPDN 대비 44%의 성능 개선과 30%의 전력 효율 개선이 나타났고, 로직에서는 2.5배의 속도 상승과 60%의 전력 효율 개선이 나타났다고 한다.

디스플레이에서나 신경 쓰던 백플레인에 대한 공정 부분이다 보니 전문가들 사이에서는 패키징 구간에서의 공정 기술 개발 시장이 열릴 것으로 기대하고 있기도 하다.

인텔은 Intel 18A(2025년), TSMC는 N2(2025년), 삼성전자 파운드리 사업부는 SF2Z(2026년)에 각각 적용할 예정이다.

7. 기타

[1] 세 다리(Gate, Source, Drain) 최종 요약은 다음과 같다. Gate (게이트): 15번 (전압을 주는 곳은 28번), Source (소스): 13번 (전원을 연결한 단자는 24번), Drain (드레인): 14번 (전원을 연결한 단자는 25번)[2] https://patents.google.com/patent/US3472712A/en[3] 이것도 엄밀하게 말하면 게이트의 길이가 아닌 유효 채널 길이(Effective Channel Length)를 말한다. 위 그림을 보면 게이트 양쪽의 n+ diffusion 영역으로 인해 채널 길이가 게이트의 길이보다 작아진다. 근래 들어서는 3nm MOSFET 이라고 해도 게이트 길이가 3nm 인 것은 아니다. 실제 게이트 길이를 나타내기보다는 일종의 브랜드네임으로 취급된 지 좀 되었다.[4] 글로벌 파운드리의 경우 자체 개발을 포기하고 삼성전자의 14nm 공정을 라이선스해 사용하였다.[5] 인텔도 폭을 자유롭게 조절할 수 있으나 명칭은 폭과 관련 없이 "RibbonFET"이라고 부른다.

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정전기 방전	무어의 법칙 · 4 GHz의 벽 · 폴락의 법칙
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