Verilog

1. 개요

2. 특징

3. 역사

3.1. SystemVerilog

4. 문법

#!if (문단 == null) == (앵커 == null)
를

#!if 문단 != null & 앵커 == null
의 [[Verilog/문법#s-|]]번 문단을

#!if 문단 == null & 앵커 != null
의 [[Verilog/문법#|]] 부분을

4.1. 코드 구조

• 모듈 선언부: 모듈의 이름, input 및 output 포트 등을 선언함
• 신호 선언부: 모듈 내부에서 사용될 자료형인 wire, reg 등을 선언함
• 동작 선언부: always, assign 등을 사용하여 모듈의 기능, 동작, 구조 등을 선언함

/* 모듈 선언부 */
// 모듈의 이름, 입출력 포트, parameter 등을 선언함 //
module my_and_module (a, b, c); 
    /* 신호 선언부 */
    // wire, reg, parameter 등 선언함
    input wire a, b;
    output wire c;

    /* 동작 선언부 */
    // assign, always, initial, 하위 모듈 인스턴스 등 선언함
    assign c = a & b;
endmodule

4.2. 병렬 동작

assign c = a & b; // (1)
assign e = d | f; // (2)

4.3. 자료형 및 논리값

• wire: 하드웨어적인 연결을 의미한다. 값을 스스로 저장하지 못하며, assign 문을 통해 모듈이나 논리 게이트를 연결할 때 사용한다.
• reg: 값을 저장하는 변수와 유사하다. always 블록 내부에서 값을 대입할 때 사용된다. 이름은 레지스터(register)지만, 코드를 어떻게 작성하느냐에 따라 실제 하드웨어에서는 값을 저장하는 플립플롭 또는 래치(latch)가 될 수도 있고, 단순히 조합 회로로 합성될 수도 있다.

wire        w1;            //      1 bit wire
reg         reg_a, reg_b;  //      1 bit reg
reg   [7:0] reg_c;         //      8 bit reg (벡터)
wire [15:0] d_in;          //     16 bit wire (벡터)
reg   [7:0] reg_d [0:255]; //  8*256 bit reg (2차원 배열)

4.4. 합성 가능성 (Synthesizability)

5. 예제

5.1. 조합 회로(combinational circuit)

5.1.1. Behavioral modeling (always 문 사용)

module encoder (
   input  wire [3:0] x,
   output reg  [1:0] y // output y의 자료형이 wire가 아니라 reg임에 유의
);

   always @(*) begin
      if     (x == 4'b0001) y = 2'b00; // non-blocking 할당문(<=)이 아닌, blocking 할당문(=)을 사용함에 유의
      else if(x == 4'b0010) y = 2'b01;
      else if(x == 4'b0100) y = 2'b10;
      else if(x == 4'b1000) y = 2'b11;
      else                  y = 2'bxx; // latch 생성을 피하기 위해서 대신 else 사용함
   end

endmodule

5.1.2. Dataflow modeling (assign 문 사용)

module encoder (
   input  wire [3:0] x,
   output wire [1:0] y  // output y의 자료형이 reg가 아니라 wire임에 유의
);

   assign y[0] = (!x[3] && !x[2] &&  x[1] && !x[0]) || (x[3] && !x[2] && !x[1] && !x[0]);
   assign y[1] = (!x[3] &&  x[2] && !x[1] && !x[0]) || (x[3] && !x[2] && !x[1] && !x[0]);

endmodule

5.2. 순차 회로(sequential logic)

5.2.1. D 플립플롭

module d_flip_flop (
   input  wire clk,
   input  wire d,
   output reg  q,
   output reg  q_bar
);

   always @(posedge clk) begin
      q     <= d;
      q_bar <= ~d;
   end

endmodule

5.2.2. 동기식 다운 카운터

module down_counter #(
   parameter WIDTH = 8
)
(
   input  wire             clk,
   input  wire             load,
   output wire [WIDTH-1:0] Q
);

   reg [WIDTH-1:0] cnt;

   always @(posedge clk) begin
      if(load) cnt <= {WIDTH{1’b1}}; // 8'b1111_1111
      else     cnt <= cnt - 1’b1;
   end

   assign Q = cnt;

endmodule

5.3. Testbench

1. 시간 단위 설정: `timescale 지시어를 사용.
2. 입출력 선언: DUT의 입력은 reg로, 출력은 wire로 선언한다. (입력은 값을 바꿔줘야 하므로 변수 속성인 reg, 출력은 모듈에서 나오는 값을 받아야 하므로 연결선 속성인 wire를 쓴다.)
3. DUT 인스턴스화: 설계한 모듈을 불러와서 테스트벤치의 신호와 연결한다.
4. 클럭 생성: always 구문을 이용해 주기적인 클럭 신호를 만든다.
5. 입력 자극(Stimulus) 인가: initial 블록 안에서 시간 흐름에 따라 입력값을 변경한다.

`timescale 1ns / 1ps // 단위 시간 1ns, 정밀도 1ps

module tb_down_counter;

    // 1. 신호 선언
    reg clk;
    reg load;
    wire [7:0] Q;

    // 2. DUT(Design Under Test) 인스턴스화
    // 설계한 down_counter 모듈을 불러옴
    down_counter u_dut (
        .clk  (clk),
        .load (load),
        .Q    (Q)
    );

    // 3. 클럭 생성 (주기 10ns -> 100MHz)
    always #5 clk = ~clk;

    // 4. 입력 자극(Stimulus)
    initial begin
        // 초기화
        clk = 0;
        load = 0;

        // 시뮬레이션 시작 후 20ns 대기 후 load 신호 인가
        #20;
        load = 1; 
        
        // 10ns 후 load 해제 (카운트 시작)
        #10;
        load = 0;

        // 200ns 동안 동작 확인
        #200;

        // 시뮬레이션 종료
        $finish;
    end
    
    // 5. 모니터링 (선택 사항)
    initial begin
        $monitor("Time: %t, Load: %b, Q: %d", $time, load, Q);
    end

endmodule

6. 자주 사용되는 용어

• 시뮬레이션: 디자인을 실제 하드웨어를 제작하지 않고, 소프트웨어 환경에서 설계된 하드웨어의 동작을 가상으로 구현하고 분석하는 과정.
• 테스트벤치(testbench): 디자인의 기능 및 성능을 검증하기 위해 사용되는 시뮬레이션 환경. 테스트벤치에서 입력 신호를 생성하고, 출력 결과를 관찰하거나 비교하여 동작을 확인함. 디자인과 마찬가지 테스트벤치 또한 HDL로 작성함.
• DUT(Design Under Test): 테스트 대상이 되는 디자인.
• 합성(synthesis): HDL로 작성된 코드를 실제 논리 게이트 수준(AND, OR, NOT 등)의 회로로 변환하는 과정. 타겟 하드웨어(FPGA나 ASIC)에 적합한 라이브러리 셀로 매핑하여, 최종적으로 게이트 수준으로 기술된 회로[9]가 생성됨.
• 배치 및 배선(place and route): 합성된 회로를 물리적 레이아웃에 매핑하고 연결하는 과정. Floorplan이라고도 불린다.
• STA(Static Timing Analysis): 회로에 가상의 입력 신호를 줘서 내부 및 출력 신호의 타이밍이나 기능을 확인하는 시뮬레이션과는 다르게, STA는 입력 신호를 주지 않고서 타이밍을 분석하는 방법이다.

7. 여담

• 프로그래밍 언어에 'Hello World' 출력이 있다면, 하드웨어 언어에는 'LED Blinking'(LED 깜빡이기)이 있다. FPGA 보드에 코드를 올렸을 때 LED가 1초마다 깜빡거리면 입문에 성공한 것이다.

8. 관련 책과 자료

• Verilog, Formal Verification and Verilator Beginner's Tutorial - Daniel E. Gisselquist
• Verilog Quick Reference Guide - Sutherland HDL (PDF)
• Verilog Tutorial - Deepak Kumar Tala
• Verilog Tutorials and Examples - Russell Merrick(nandland)
• Verilog Projects - Van Loi Le(FPGA4student)
• Verilog Tutorial (ChipVerify)
• HDLBits - Henry Wong
• Iverilog (온라인 시뮬레이터)

9. 관련 문서

• HDL
• VHDL
• SystemC
• 논리 회로
• 집적 회로
• ASIC
• FPGA