최근 수정 시각 : 2025-10-19 22:02:19

파운드리간 기술력 비교


1. 개요2. 상세 비교
2.1. 32/28 nm2.2. 20/22 nm2.3. 17/16 nm2.4. 16/14 nm
2.4.1. 개요2.4.2. Performance & Power2.4.3. Area & Design Rule
2.5. 12/11 nm2.6. 10 nm
2.6.1. 개요2.6.2. Performance & Power2.6.3. Area & Design Rule
2.7. 8 nm2.8. 7 nm
2.8.1. 개요2.8.2. Performance & Power2.8.3. Area & Design Rule
2.9. 6 nm2.10. 5 nm
2.10.1. 개요2.10.2. Performance & Power2.10.3. Area & Design Rule
2.11. 4 nm2.12. 3 nm
2.12.1. 개요2.12.2. Performance & Power2.12.3. Area & Design Rule
2.13. 2 nm / 1.8nm (18Å)
2.13.1. 개요2.13.2. Area & Design Rule
2.14. 1.6nm (16Å)2.15. 1.4nm (14Å)
3. 기술적 추이4. 현황5. 관련 문서


1. 개요

선단공정 상위 4개사의 기술력 비교에 대한 문서.
  • 사업 관련 내용이나 팹리스 사로부터의 수주와 관련된 내용은 윗 문단에 적고 본 문단에는 기술적인 부분만 작성합니다.
  • PPA의 비교는 되도록이면 동일 아키텍처를 통하여 비교합니다.

파운드리 업계에서 10nm 혹은 그 이하의 미세공정 양산에 성공한 기업은 현재 시점에서 TSMC와 삼성 파운드리, 인텔 파운드리, SMIC가 존재한다. UMC 등의 파운드리 회사들이 미세공정 양산을 위하여 연구중이지만 유의미한 진전은 없는 것으로 평가되고 있으며, 일본에서 정부 주도로 2026년 2nm 양산을 목표로 한 라피더스가 출범 예정이지만 성공 가능성에 대해 업계에서는 회의적으로 보고 있다.

이 4사의 기술력을 비교하기 위해서는 양산 수율이 어느 시점에 본 궤도에 올랐는지와, 공정 자체의 PPA, 즉 Performance, Power, Area 측면에서의 자료가 필요하다.
<bgcolor=#fff> 파일:fet11.png 파일:fet12.png 파일:Foundry_Tech_Article_fe01_230615.jpg
MOSFET의 기본 구조와, FinFET 및 나노시트 소자의 구조
<bgcolor=#fff> 파일:gaa-dtco-for-ppa-part-2_1-1_pc.webp 파일:gaa-dtco-for-ppa_6_pc.jpg
<bgcolor=#fff> 파일:gaa-dtco-for-ppa-part-2_3-1_pc.jpg 파일:gaa-dtco-for-ppa-part-2_2-1_pc.webp
반전된 신호를 출력하는 Invertor(NOT) 소자의 Schematic과 실제 Layout
<bgcolor=#fff> 파일:nand2_schmtc.jpg 파일:nand2_layout.jpg
두 개의 입력 신호를 받아 반전된 논리곱 결과를 도출하는 NAND 소자의 Schematic과 실제 Layout

기본적인 트랜지스터 소자의 형태와 가상의 NOT, NAND 회로, 그리고 이를 실제 우리가 사용하는 반도체의 Layout으로 구현한 결과물을 요약한 자료이다. NOT 회로는 2개의 트랜지스터, NAND 회로는 4개의 트랜지스터가 사용이 된다.

여기서 Gate 자체의 폭이 Gate Length가 되며, 예전에는 이게 통상적으로 불리던 X nm 공정의 기준이 되었다. Gate 간의 간격이 CGP, CPP가 되며, NAND Layout을 기준으로 표준 셀의 가로 폭은 3CPP 혹은 4CPP가 된다. Vdd와 Vss 사이의 간격, 즉 NMOS와 PMOS(또는 fin)으로 구성된 셀의 높이가 우리가 아는 Cell Height가 되며 CPP와 Cell Height를 곱한 결과를 통해 밀도를 가늠할 수 있다.

MOSFET의 자세한 구조와 동작 원리, 물리적 특성에 대해서는 트랜지스터 항목을 참고하자. 논리 회로에 대해서는 일단 기본적인 논리 회로의 특성에 대해 익힌 이후 Verilog와 같은 HDL 언어를 통해 이를 하드웨어 회로로 기술할 수 있게 될 것이다. 이런 과정을 통해 실제 논리 회로의 RTL이 완성되며, 이런 과정을 통해 설계된 RTL을 실제 Layout으로 변환하여, 각 파운드리社에 맡겨지고 반도체 8대 공정을 거치게 된다.

파일:17cebf7d9d076d0c.jpg

같은 7nm 공정이라도 위 사진 같이 회사마다 세부적인 Design Rule이 다르다. 때문에 같은 X nm 공정으로 표기되어 있어도 회로의 크기와 조밀도가 제각각 임으로 단순히 타회사의 작은 nm공정이 성능이 좋다고 말하기 힘들다.

파일:삼성 파운드리의 마지막 기회_20250910_104338.269.jpg

무어의 법칙이 실존하던 과거에는 X nm 공정의 숫자가 곧 Gate Length를 의미했으나 지금은 아무런 관련이 없다. CPP는 아예 제자리 걸음이며 Metal Pitch의 감소폭 또한 지지부진하며, 과거에는 7nm에서 하프노드인 6nm로 갈때 보여줬던 칩 밀도 증가를 이제는 풀노드급 증가인 N3→N2, N2→A14에서 보여주는 상황이니 무어의 법칙은 사실상 죽은 것이라고 보는게 타당하다.
밀도 (Mtr/mm2) 10 nm 7 nm 5 nm 3 nm 2 nm 1.4 nm
무어의 법칙 유지 50 100 200 400 800 1600
실제 TSMC 공정 52 91 138 182 236 290?
만약 무어의 법칙이 건재했다면, CPP와 Cell Height는 공정의 세대가 지날 때 마다 1.4배씩 감소하여 밀도가 2배씩 지수적으로 증가했을 것이다. 그러나 실제로는 가장 진보한 TSMC 공정을 기준으로 삼더라도 이 수준에 크게 미치지 못하며, 산술급수적인 밀도 향상이 이뤄졌을 뿐이다.

1 나노미터를 넘어서 옹스트롬 공정으로 넘어가더라도 당연히 회로의 선폭이 실제로 옹스트롬 크기를 가지는 것도 아니다. 때문에 "옹스트롬 공정의 시대가 다가왔으며 실리콘 원자 몇개의 반지름에 해당된다" 같은 말도 의미가 없는 말이다.

다만 같은 7/5/4/3/2nm 간에는 각사 간의 로직 밀도가 어느정도 일치하는 편이다.[1]

전자현미경의 발달로 성능에 절대적인 영향을 주는 Area, 즉 면적과 면적의 역수인 트랜지스터 밀도는 상대적으로 쉽게 파악할 수 있으나 Performance, Power는 각 회사들이 정보를 쉽게 공개하지 않기 때문에 최대한 비슷한 조건에서의 결과를 통하여 간접적으로 추론해 내야 한다. 아래의 비교 자료들도 PPA + 양산 시점을 기준으로 서술됐다.

2. 상세 비교

2.1. 32/28 nm

파일:west02.jpg파일:west05.jpg
삼성전자의 32nm HKMG 공정은 상대적으로 단명한 공정이나, 삼성과 TSMC 양측 모두 28nm는 상당히 길게 사용했다.

인텔은 45nm 공정부터 HKMG를 도입했으며, 32nm 웨스트미어 CPU를 시작으로 샌디브릿지와 아이태니엄을 자사의 인하우스 32nm 팹으로 생산했다. 마지막으로 팹을 가동한 시기가 2017년이며, 14nm 만큼이나 오랫동안 생산이 지속된 공정이다. 물론 이는 일반 소비자용 제품군이 아닌 아이태니엄을 생산하는데 활용되었다.
TSMC 28nm LP 삼성 32nm 삼성/GF 28nm 인텔 32nm
Cell Height 1.08um / 810nm[2] 1.2um / 900nm[CH] 1.08um / 810nm[CH] ?
CGP 120 nm[5] 126nm 113.4nm 112.5nm[6]
MMP 90 nm 100nm[M1] 90nm[M1] 112.5nm
SDB/DDB DDB? DDB? DDB? DDB
밀도 (MTr/mm2) 9.6 / 12.8 8.2 / 11.0 10.2 / 13.6 7.5

인텔의 32nm는 CPP와 Metal Pitch 면에서는 타사의 32/28nm와 그리 큰 차이를 가지지는 않지만, 고성능 공정이기 때문에 밀도 측면에서는 7.5 MTr per sqmm로 타사에 비해 낮은 밀도를 가진다. 실제 웨스트미어 CPU에서의 밀도는 이보다 더 낮은 약 5 MTr per sqmm 정도의 밀도로 생산이 되었다.

GF의 28nm SHP 공정으로 생산된 브리스톨 릿지는 고밀도 라이브러리를 채택한 덕에 인텔의 22nm에 근접하는 수준의 칩 밀도와 저전력 전성비를 보여준다. 고밀도 라이브러리를 채택한 덕에 실제 칩 밀도는 12.4 MTr per sqmm 이지만 클럭을 높이면 높일 수록 전성비가 급감한다는 단점 또한 가지고 있어서 저전력 및 노트북용 CPU 라인업에 한정적으로 채택되었다.

TSMC의 28nm LP 공정은 120nm의 CGP를 가지고 있다. GF 측의 홍보자료에 따르면 28HPM 공정은 CGP가 126nm로 늘어났으며, 표준 셀의 높이는 메탈 배선 폭의 8배(8 Tracks)인 것으로 보여진다. TSMC측의 발표와 GF측 자료에 따르면 28HPC 및 28HPC+ 공정은 CGP 126nm에 7-Track STD Cell 구성을 취한 것으로 보인다.

2.2. 20/22 nm

[ SPEC 기준 성능, 전력 비교 데이터 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:a5720nm.png||<width=50%><nopad>파일:perfw.png||
SPEC 2006 기준 CPU 연산 성능과 전력 대비 성능 비교 데이터

TSMC의 20nm 공정은 20SoC 라는 명칭이 부여됐고, 삼성전자 S.LSI(現 파운드리 사업부)의 20nm 공정은 20LPE라는 명칭이 부여됐다.

동일한 Cortex-A57, Cortex-A53 CPU를 20SoC, 20LPE에서 양산한 결과 두 공정간의 전력 대비 성능 격차는 매우 크게 벌어진다는 사실을 알 수 있다. 삼성의 Cortex-A57은 단 1.77W를 소모하는데 비해 TSMC의 Cortex-A57은 2.8W에 육박하는 전력을 소모하고, Cortex-A53은 Perf/W가 거의 두 배 차이로 벌어지는 것을 볼 수 있다. 물론 삼성이 사용한 Cortex-A57/A53은 ARM이 제공한 RTL에서 전력, 면적 측면을 개선 시키는 추가적인 최적화가 이루어 졌기 때문에 완전히 동일한 조건에서의 수평적인 비교라고 보기는 어렵지만, ARM측의 설계 미스가 분명히 존재했던 Cortex-A57이 아닌 Cortex-A53에서의 Perf/W가 2배 이상으로 벌어지는 것을 보았을 때 20SoC에 면죄부를 주기는 어렵다.

그리고 20SoC 공정에서 양산된 Apple Silicon A8도 매우 낮은 수준의 성능 증가폭을 보여주었다는 사실도 20SoC가 상대적으로 열세였다는 간접적인 증거가 될 수 있다. Apple A6과 A7은 전 세대 대비 CPU, GPU 성능 2배 증가, A9는 전 세대 대비 CPU 성능 1.7배, GPU 성능 1.9배 였지만, 20SoC에서 양산된 Apple A8은 CPU 성능은 전작 대비 25%, GPU 성능은 전작 대비 50% 향상에 그쳤기 때문이다.

[ 면적 관련 자료 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:4a9.png||
파일:65e3b20642d9a18c67e17a464c4862112c3b7a3a.png파일:intel-moores-logic-transistor-density-metric.jpg
TSMC 20SOC 삼성 20LPE 인텔 22FF
Cell Height 576 nm - nm 840 nm
CGP 90 nm 90 nm 90 nm
MMP 64 nm 80 nm 80 nm
SDB/DDB DDB? DDB? DDB
밀도 (MTr/mm2) 28.0 - 15.3
다만 셀 크기, 즉 면적 측면에서는 삼성의 20LPE가 TSMC의 20SoC 보다는 덜 미세하다는 사실을 알 수 있다. 20LPM은 CPP 86nm x M2P 64nm로 셀 크기 자체를 20SoC보다 더 미세하고 자사의 14LPE에 준하는 수준으로 줄였지만, 실제로 20LPM 공정은 사용된 사례가 존재하지 않는다. 요약하자면 면적 측면에서는 20LPE > 20SoC > 20LPM > 삼성 14nm 인 셈이다.

삼성과 TSMC의 20nm 공정은 단명한 공정이다.[9] 그러나 인텔의 22nm 공정은 최초로 FinFET이 적용된 공정이며, 더 긴 기간동안 쓰였다. 아이비 레이크와 하스웰을 제조하는데 22FF 공정이 사용되었으며, 파생 공정인 22FFL은 메테오 레이크와 같은 현대의 CPU의 베이스 타일을 제조하기 위해 사용되었다.

인텔의 22FF 공정은 최초로 FinFET 구조를 도입한 공정이다. 다음과 같은 Area 특성을 가진다.

2.3. 17/16 nm

28nm/22nm 공정의 배선층과 14nm 공정의 트랜지스터를 결합한 공정이다. 삼성의 17LPV 공정 및 인텔 16 (구 22FFL) 공정이 존재한다.
삼성 17LPV Intel 16 GF 22FDX TSMC 22ULP
Cell Height ? nm 630 nm 640 nm 630 nm
CGP 90 nm 108 nm 104 nm 108 nm
MMP 90 nm 90 nm 80 nm 90 nm
SDB/DDB SDB? DDB DDB DDB
밀도 (MTr/mm2) - 18.8 - -

삼성 17LPV, TSMC 22ULP 공정은 CIS Logic에 주로 사용이 될 예정인 공정이다. 특성상 전통적인 기준인 PPA 뿐만 아니라 ADC와 같은 아날로그 유닛들도 큰 비중을 차지하기 때문에 SNR과 같은 아날로그 관련 지표도 중시되어야 한다. 소니의 신형 200MP 이미지 센서의 로직 타일을 제조하는데 TSMC의 22nm 공정이 쓰인다고 하며, 삼성 또한 이미지 센서가 처리해야 할 연산량이 늘어나면서 기존의 28nm에서 17nm 공정으로 넘어갈 전망이라고 한다.

인텔의 16nm 공정(舊 22FFL 공정)은 포베로스 패키징을 위한 베이스 타일을 제조하는데 쓰이는 공정이다. 다음과 같은 Area 특성을 가진다.

다음의 자료###를 참고하면 CGP, MMP, STD Cell의 Track 수에 대한 대략적인 정보를 얻을 수 있다.

2.4. 16/14 nm

2.4.1. 개요

TSMC의 16nm는 16FF, 16FF+와 16FFC, 16FFC+ 공정이 존재하고, 삼성의 14nm 또한 14LPE, 14LPP, 14LPC, 14LPU 공정이 존재한다. 글로벌 파운드리의 14nm는 삼성 14LPP와 특성을 공유한다. 두 회사의 14nm와 16nm간의 비교는 Apple Silicon A9가 14LPE, 16FF 공정으로 혼용 생산이 이뤄지면서 많은 사람들과 IT 웹진들의 관심을 끌었다.

2.4.2. Performance & Power

[ iPhone 6s 및 iPhone 6s Plus 내의 삼성 14LPE, TSMC 16FF 쓰로틀링 비교 그래프 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:a9111.png||<width=50%><nopad>파일:a9555.png||
iPhone 6s 및 iPhone 6s Plus 내의 삼성 14LPE, TSMC 16FF 쓰로틀링 비교 그래프

최초로 iPhone 6s와 iPhone 6s Plus가 공개됐을 때 각종 웹진에서는 두 회사에서 생산된 A9 간에 어떠한 차이가 있는지에 대하여 알아보기 위해 여러 가지 테스트를 진행했다. 다른 항목에서는 삼성제 A9와 TSMC제 A9간에는 편차가 거의 존재하지 않았지만, Geekbench 3, 즉 CPU를 지속적으로 Full Load를 걸어서 혹사 시킬때 배터리 지속시간이나 성능 유지 측면에서 삼성제 A9가 더 낮은 결과를 보여줬다는 결과들이 다수 공개됐다. 이는 공정의 비교에 쓰이는 3가지 요소인 P / P / A중 첫번째 P인 성능(Performance), 즉 스피드 게인 측면에서 삼성 14LPE가 더 열등하다는 것이 아니냐는 주장이 제기됐다.

좌측의 그래프는 IYD에서 삼성제 / TSMC제 기기를 각각 2개씩 준비하여 Geekbench 3을 지속적으로 구동했을 때 쓰로틀링 특성이 어떠한 지에 대하여 측정한 결과이다. 이 결과를 참고하여 보면 TSMC제의 기기가 고클럭에서 더 유리하다는 사실을 간접적으로 추론할 수 있고, 반대로 우측의 그래프에서는 상대적으로 저클럭으로 구동이 되는 GPU를 지속적으로 혹사시켰을 때 삼성 14LPE가 더 유리하다는 사실을 간접적으로 추론할 수 있었다.

[ 클럭 특성 비교 펼치기 · 접기 ]
||<nopad>파일:클럭.png||

이러한 데이터들을 통하여 IYD 측(現 DrMOLA) 에서는 다음 사진과 같이 삼성의 14LPE와 TSMC 16FF간에 윗 그래프에서 보이는 것처럼 각 사의 공정마다 비교 우위를 가지는 클럭 대가 서로 다르다는 결론을 내렸다.

그러나...

[ 쓰로틀링 비교 그래프 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:a9444.jpg||<width=50%><nopad>파일:a9333.jpg||
iPhone SE 내의 삼성 14LPE, TSMC 16FF 쓰로틀링 비교 그래프
우측의 그래프는 좌측의 그래프를 확대한 것이다.

그러나 표본수를 늘려서 비교해 본 결과 이번에는 삼성제 A9가 TSMC제 A9보다 Speed Gain 측면에서 우위를 점한다는 결과가 나오게 되고 각 사의 공정간의 우열 관계는 다시 매우 불명확해지게 됐다. 같은 iPhone 6s 내의 A9는 동일한 조건에서 TSMC가 Speed Gain이 더 높았지만, 같은 iPhone SE 내의 A9는 6S 내의 A9 쓰로틀링 테스트 결과에서 나타난 격차보다 2배 더 큰[10] 격차를 내면서 삼성제 A9가 더 앞섰기 때문이다. 일부 사이트에서는 삼성 14LPE를 폄하하기 위한 목적으로 표본 수가 적었을 때의 테스트 결과를 매직 그래프 수준으로 확대한 해당 그래프 사진 한 장만 다른 곳에 퍼 나르면서 악의적인 여론을 조성했고, IYD(現 DrMOLA) 측에서 표본 수를 늘려서 다시 테스트를 한 결과가 존재한다는 사실은 거의 알려지지 않은 측면이 존재한다.

이 문제에 대하여 Apple의 입장은 두 제조사가 생산한 Apple A9 간의 성능 차이는 없다. 라는 스탠스를 유지하고 있고, 해외 벤치마크 자료들도 삼성제 A9가 쓰로틀링 특성이 나쁘다는 결과와 TSMC제 A9가 쓰로틀링 특성이 나쁘다는 결과가 혼재되어 있다. IYD(現 DrMOLA) 측에서는 테스트 결과를 올리면서
"어쨌든. 여기서 우리는 비로소 A9 AP간의 편차가 제조사 때문이 아닐 수 있겠단 생각을 해 보게 됐습니다. 그러고 보면 해외 벤치마크 자료 중에도, 삼성의 쓰로틀링 특성이 TSMC보다 나쁘단 결론과 그 반대의 결론이 혼재해 있기도 했습니다. 나아가 실은 그 모든 '제조사간의 편차'로 여겨졌던 것들이, 각 제조사 내부에서도 일상적으로 발생하는 '개체간의 편차'가 아니었을까 하는 가정을 세워볼 수도 있게 됐습니다. 이것을 정확히 검증하려면 샘플을 적어도 100대, 1000대 정도는 확보한 후 일일이 테스트를 해 봐야겠습니다만 그럴 여건이 아니니, 일단은 '이럴 수도 있다'는 가설로만 여겨 주시기 바랍니다."
라는 말을 덧붙였다.

2.4.3. Area & Design Rule

[ 삼성 파운드리 14nm와 TSMC 16nm의 면적 관련 데이터 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:1a9.png||<width=50%> 파일:2a9.png||
파일:3a9.png파일:4a9.png
14LPE와 16FF간의 CPP 및 M2P와 셀 사이즈 비교
TSMC CLN16FF 삼성/GF 14LPE/LPP Intel 14nm
Cell Height 480 nm 576 nm 399 nm
CGP 90 nm 78 nm 70 nm / 84 nm[11]
M2P 64 nm 64 nm 52 nm
SDB/DDB DDB SDB DDB
밀도 (MTr/mm2) 29 33 44.4 / 37.5
면적과 밀도(Area) 측면에서는 삼성 14LPE가 TSMC의 16FF 공정보다 더 미세하다. TSMC의 16FF는 자사의 20nm 공정과 동일한 셀 크기를 가진다. 실질적인 공정미세화가 이뤄진 것은 아니지만 FinFET 적용으로 인한 성능, 전력 개선때문에 16nm라는 명칭이 붙은 것으로 보인다. 인텔이 이걸 근거로 자사의 14nm가 진짜 14nm라고 주장하면서 그 14nm를 7년째 우려먹을 예정이다. 특이사항이라면 실제 Gate Length 측면에서는 28nm가 24nm 였던 것에 비해 16nm에서는 오히려 34nm로 늘었다는 점이다. 어찌되었든 CPP가 줄었다면 상관 없는 부분이긴 한다.

그에 비해 삼성의 14LPE는 20LPE보다 유의미한 면적 감소를 이뤄냈다. 수치 상으로 드러나는 CPP는 삼성이 더 미세한 모습을 보여주고 있고, 삼성의 14nm 공정은 TSMC와는 다르게 SDB가 적용되어 있기 때문에 실질적인 밀도 차이는 훨씬 크다. 같은 Apple A9를 생산하는데 삼성제 A9의 면적이 96mm² 이고, TSMC의 A9의 면적이 104mm²이라서 밀도가 그리 크게 차이나지 않는다고 생각할 수도 있겠지만, 우측 상단의 사진에서 볼 수 있는 것처럼 삼성제 A9는 9T 셀, TSMC의 A9는 7.5T 셀을 사용하고 있다는 점을 참고해야 한다.

결론적으로 삼성의 14nm 공정은 9T 셀을 쓰고도 TSMC와 비교하여 면적 측면에서 소폭 우위를 가진다. 는 결론에 도달할 수도 있고, 역으로 삼성의 14nm 공정은 9T 셀을 써야 TSMC 16nm 7.5T 셀과 스피드 게인 측면에서 그나마 비빌 수 있다. 라는 결론에 도달할 수도 있다.

본격적으로 제품화가 이뤄지기 시작한 시기는 삼성의 14LPE가 TSMC의 16FF보다 반 년 빠르다. 삼성의 14LPE는 엑시노스 7420에 최초로 적용됐고, TSMC의 16FF는 삼성의 14LPE와 14LPP와 시기적으로 중간 시점에 등장한 Apple Silicon A9에 최초로 적용됐다.

표에 추가적으로 인텔 14nm 공정의 세부 지표를 추가했다. 출처는 왼쪽의 링크이다. Cell Height는 399nm이다. CGP와 Metal Pitch[12]만 보면 타사의 11/12nm 공정보다는 삼성의 10nm 공정에 더 가까운 모습을 보이지만 DDB 구조를 가지고 있기 때문에 타사의 11/12nm를 살짝 상회하는 수준의 밀도를 가진다. 14++ 공정부터는 CGP가 점점 증가하여 84nm로 폭이 늘어나면서 밀도가 낮아져 타사의 11/12nm와 조금 더 유사해졌다.

현역 당시에는 외부 파운드리 사업을 하지 않고 있긴 했으나, 인텔이 마지막으로 기술적 우위를 가지고 있던 시기이다.[13] 인텔의 14nm 공정은 5세대 브로드웰부터 14nm로 백포팅된 11세대 로켓 레이크까지 무려 7세대에 걸쳐서 사용되었다. 우리가 아는 인텔 코어 i 시리즈의 절반 가량이 14nm 공정에서 생산된 것이다.

브로드웰이 투입될 무렵 비-인텔 x86 진영은 GF의 28SHP 공정을 사용한 CPU를 투입하며, ARM 진영은 20nm 공정을 활용한 퀄컴 스냅드래곤 810이나 초기 14nm 공정을 활용한 엑시노스 7420 같은 제품을 투입하고 있었다. 하술하듯이 인텔의 14nm 공정이 사실상 타사의 10nm 세대에 준하는 밀도를 가진 점을 감안하면 28SHP는 2.5세대 뒤쳐져 있으며, 20SoC는 1.5 세대, 14LPE는 0.5 세대만큼 뒤지던 공정이었다. 실로 하늘과 땅 차이였던 것이다.

그러나 11세대 로켓 레이크가 여전히 14nm에 돈좌된 동안 AMD는 7nm 2세대 공정인 N7P를 활용한 AMD RYZEN 5000 시리즈를 출시하고, ARM 진영은 아예 5nm LPE 공정을 활용한 엑시노스 2100, 스냅드래곤 888, 그리고 TSMC N5 공정을 활용한 하이실리콘 Kirin 9000을 출시하고 있었다. 제아무리 인텔의 14nm가 타사의 10nm에 해당한다고 하지만, 그걸 감안하더라도 풀노드 기준 2세대 앞서던 구도가 2세대 뒤쳐지는 구도로 전환이 된 것이다.

이런 상황에도 인텔에 대한 낙관론은 강했다. 인텔의 14nm는 밀도 측면에서 타사의 14nm보다 더 높으며, 인텔의 10nm가 준비되어 있기 때문에 금방 따라잡을 수 있을 거라는 낙관론이었다. 그러나 시간이 흘러서 되돌아보면 낙관론은 "론"에서 그치고 말았다.
파일:cgp84vs64.jpg
대표적인 낙관론중 하나는 Gate width만 비교하며 인텔의 14++(실측치 24 nm)가 TSMC의 7nm HP셀(실측치 22 nm)와 비교해 게이트 폭의 차이가 얼마 없으니 인텔이 그리 밀리는 구도가 아니라고 정신승리를 하는 모습이었다. 물론 실제로는 Gate Width의 미세화와 이에 영향을 받는 CPP의 미세화는 이미 각각 둔화된지 오래였다는 점을 고려하지 않은 비교이다. 각 파운드리 社에서는 다른 여러 방식들을 통해 밀도 향상을 이뤄내고 있던 시점이었으며, 실제로 셀의 가로축인 CPP × 세로축인 Cell Height 기준으로 측정되는 로직 밀도는 하늘과 땅 차이였다.

셀의 가로축만을 내세워서 14nm vs 7nm가 비슷하다는 논리는 자승자박이기도 하다. 이 논리 대로라면 인텔의 4nm 공정부터 1.8nm 공정까지는 CGP 50nm를 그대로 유지해왔으며, TSMC의 N5(51nm)에서 N2(48nm)의 가로축 향상 폭은 거의 없다시피 한다. 그럼 그동안 기술 향상이 없었다는 말인가? 당연히 아니다.

2.5. 12/11 nm

TSMC의 16nm에서 파생된 하프노드 공정은 12FFN과 12FFC, 12FFC+ 공정이 존재하고, 삼성 또한 14nm에서 파생된 삼성 11LPP[14]와 글로벌 파운드리의 12LP, 12LP+가 존재한다. 또한 인텔과 UMC가 2027년 양산을 목표로 공동으로 12nm 공정을 개발중이다.
TSMC 12FFC 삼성 11LPP GF 12LP Intel 14nm
Cell Height 384 nm 432 nm[15] / 528 nm[16] 480 nm 399 nm
CGP 96 nm 84 nm 84 nm 70 nm / 84 nm[17]
M2P 64 nm 48 nm 64 nm 52 nm
SDB/DDB SDB SDB SDB DDB
밀도 (MTr/mm2) 40.0 40.6 / 33.2 36.5 44.4 / 37

VLSI 2018에서 공개된 자료에 따르면 GF의 12LP와 삼성의 11LPP는 모두 Gate Pitch가 14LPP의 78nm(HD)에서 84nm(HP, UHP의 CGP)로 완화되었다. 그러나 14LPP와의 차이라면 상단의 Apple A9 에서 볼 수 있듯이 기존의 14nm 공정은 9T 셀을 사용했으나, 12LP는 7.5T 셀, 그리고 11LPP는 6.75T 셀을 사용하며 밀도를 줄일 수 있었다. (단, 6.75T의 경우 64 nm 메탈 피치 기준 수치로, 11LPP의 최소 피치인 48 nm 기준이 아님에 주의하여야 한다.)

삼성의 11nm 공정은 14nm의 CMOS Device와 DRC 면에서 일치하지만 10nm의 BEOL 배선을 사용하여 24% 더 높은 밀도를 가진다. 밀도는 높으나 클럭 스피드 측면에서는 10nm와 비교시 열세인 구도를 가진다. 실제 제품에서는 8.25T 셀을 사용하는 것으로 알려져 있으며, 이 8.25T 셀을 기준으로 삼는다면 셀의 높이는 528nm 이다. (초고밀도 라이브러리를 제공하는 하프노드 공정에서 많은 칩이 성능 등을 고려하여 이러한 면적 최소화 라이브러리보다는 기존 고밀도 라이브러리를 사용하는 경향을 보인다.)

TSMC의 CLN12FF에 대한 상세한 자료는 공개되어 있지 않다. 다만 6T로 표준 셀의 높이를 줄이는 데에 성공한 것으로 알려져 있다. 게이트 피치는 타사의 11/12nm 공정보다 더 크지만, 원래의 16nm 공정에서 DDB를 적용한 것과는 다르게 SDB를 적용했고 더 낮은 셀 높이를 구현하여 삼성 11nm에 근접하며 GF 12nm를 상회하는 밀도를 보여준다.

2.6. 10 nm

2.6.1. 개요


삼성전자는 10LPE, 10LPP, 10LPU 등으로 구성된 10nm 공정 라인업을 보유하고 있다. TSMC는 10nm 세대에 CLN10FF(약칭 10FF) 이라는 단 한가지의 공정만 내놓고 최대한 빠르게 ArF 이머젼 쿼드 패터닝 방식을 통한 N7 공정으로 넘어갔다. 인텔의 10nm는 명칭 자체는 10nm긴 하지만 종합적인 면에서 삼성/TSMC의 7nm에 준하는 수준의 공정이다. 인텔이 12세대 엘더 레이크부터 사용할 인텔 10nm Enhanced SuperFin의 이름을 Intel 7으로 명명함에 따라 앞으로는 숫자가 동일해질 전망이다.

2.6.2. Performance & Power

[ SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:10nmeff.png||
SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터

해당 표는 Anandtech에서 측정한 모바일 CPU들의 SPEC 2006 측정 자료이다. 표 좌측의 그래프는 CPU가 소모하는 전력, 그리고 전력에 시간을 곱한 총 소모 에너지 양(J)에 SPEC 2006 테스트 결과 점수를 나눠서 도출된 효율 상수이고, 우측의 그래프는 SPEC 2006을 바탕으로 CPU의 성능을 표기한 자료이다. 최대한 수평적인 비교를 위하여 동일한 Cortex-A73이 동일한 클럭(2.3 GHz ~ 2.4 GHz)으로 작동할 때의 성능(Perf)과 전력(Power), 그리고 효율 상수(J/SPECSpeed)을 비교해 봐야 한다. 아키텍챠가 동일하지 않다면 비교의 의미가 없고, 스윗 스팟을 넘기면 클럭의 차이에 따라서 효율도 기하급수적으로 변하기 때문이다.

표에서 필요한 데이터를 정리하여 보면 다음과 같다.
AP 명칭 / CPU 아키텍처 생산 공정 정수 성능 / 전력 / 효율 상수(J/SPECSpeed) 부동소숫점 성능 / 전력 / 효율 상수(J/SPECSpeed)
퀄컴 스냅드래곤 835
/ Cortex-A73 (2.46 GHz) 		삼성 10nm LPE 13.59 / 1.46W / 981 16.63 / 1.69W / 461
하이실리콘 기린 970
/ Cortex-A73 (2.36 GHz) 		TSMC CLN10FF 13.00 / 1.38W / 1019 16.12 / 1.72W / 501

클럭이 상승하면 전압도 상승하기 때문에 전력 소모량은 기하급수적으로 상승하게 된다. 따라서 같은 CPU(Cortex-A73)에 비슷한 클럭(2.3~2.4 GHz)에서의 전력, 그리고 효율 상수를 비교해 보았을 때, N10 공정과 10LPE 공정은 오차 범위 내 동급의 전력 효율을 보여준다는 사실을 알 수 있다. 두 공정에서 생산된 CPU는 모두 공통적으로 정수 연산, 부동소숫점 연산시 거의 비슷한 양의 전력을 소모한다는 것이 드러났기 때문이다.
파일:10나노04.png파일:10나노05.png
파일:10나노06.png
인텔 10nm vs 14nm 비교 자료

한편 인텔의 10nm 공정은 특이하게도 자사의 이전 세대 공정인 14nm와 비교할 수 있는 데이터가 존재한다. Anandtech 측에서는 14nm 공정에 생산된 카비 레이크 Core i3-8130U와 10nm 공정에서 생산된 캐논 레이크 Core i3-8121U 간의 비교 리뷰를 진행했다. 두 CPU 모두 같은 스카이레이크 아키텍처에 동일한 수준의 TDP, 베이스 클럭을 가지고 있기 때문에 비교할 수 있는 조건이 잘 갖춰진 셈이다.

좌측 상단과 우측 상단의 그래프를 보면, 14nm 카비 레이크는 AVX2 테스트 중에 2 GHz 후반대의 클럭을 유지했고, 10nm 캐논 레이크는 AVX2 테스트 중에 2 GHz 초반대의 클럭을 유지하는 모습을 보여주었다. 물론 클럭 차이만큼 전력 소모도 차이가 있었는데 카비 레이크는 클럭이 유지되는 구간동안 평균 15.0W, 캐논 레이크는 12.6W의 전력을 소모했다. 하지만 카비 레이크 CPU가 전체 테스트를 더 빨리 종결했고, 그로 인하여 카비 레이크 CPU가 소모한 전력이 오히려 더 적다는 계산이 나오게 됐다.
Core i3-8121U (CNL) consumes 867 mWh
Core i3-8130U (KBL) consumes 768 mWh

한편 비교 자료의 아랫 그래프에는 CPU 내의 언코어 부분을 제하고, 두 CPU 모두 2.2 GHz 클럭을 유지할 때의 전력 소모가 나왔는데 10nm 공정인 캐논 레이크는 10W를 소모하는데 반해, 14nm 공정인 카비 레이크는 단 7W만 소모한다는 결과가 도출이 됐다. 캐논 레이크를 양산하는데 쓰인 공정이 10nm HD 공정인데도 2.2GHz 구간에 14nm 공정과 비교해서 효율면에서 역전당하는 것을 보면 인텔의 10nm 공정과 소위 말하는 '하이퍼 스케일링' 이라는 전략이 너무 무모했다는 목소리가 나오는 상황.
파일:N10.png파일:10나노나노.jpg
좌측은 타사 CPU와 인텔 아이스 레이크 CPU의 전력효율 비교 그래프
우측은 인텔의 10nm SuperFin(10SF)

최근 출시된 Sunny Cove CPU는 인텔 10nm 공정의 고질병을 그래도 어느 정도 해소한 것으로 보인다. 아이스 레이크-U/Y는 캐논 레이크가 사용한 10nm 공정에서 밀도를 희생하여 Speed Gain을 얻은 10nm+ 공정이고, 해당 공정과 신 아키텍처를 통하여 AMD가 사용한 TSMC의 7nm HPC 공정과 유사한 전력효율을 가진다는 것을 알 수 있다. 그리고 인텔은 더 이상 ++++[18] 드립으로 고통받기 싫었는지 타이거 레이크와 같은 차기 CPU/GPU를 양산하는데 사용되는 자사의 차기 10nm 공정에 10nm++가 아닌 10nm SuperFin / Intel 7 이라는 명칭을 부여하게 된다. 10++ / 10+++ 우측의 사진을 보면 드러나듯이 채널 이동도를 높이고 Additional Gate Pitch, 즉 CPP를 완화하여 트랜지스터의 성능을 높이고, 트랜지스터 및 배선층의 저항을 줄여 Speed Gain을 10nm+ 대비 17~18% 끌어올리는 것이 목표라고 한다. (추가적으로 정전용량을 크게 늘린 SuperMIM 축전기는 voltage droop을 줄여 회로 단위의 동작 속도를 끌어올리는 효과가 있음)

2.6.3. Area & Design Rule

파일:10나노01.jpg파일:10나노02.jpg
파일:10나노03.jpg 파일:7nm2.png
10nm 공정 면적 & 밀도 세부 데이터
HP/HD 셀 TSMC CLN10FF 삼성 10LPE/LPP Intel 10
Cell Height 360nm 420nm 272nm(HD)
CGP 64nm 68nm 60/54nm
M2P 44nm 48nm 44nm
SDB/DDB DDB MDB SDB
MTr per sqmm 52 52 100

결론부터 말하자면 면적 측면에서는 삼성 10LPE와 TSMC 10FF는 오차 범위 내 동급의 밀도를 가진 공정이다. CPP와 M2P를 통해 계산이 이뤄지는 ASML Standard Node 기준으로는 TSMC측의 10FF가 더 미세하다. 그러나 Mixed Diffusion Break의 적용으로 인하여 10LPE / 10FF / 10LPP의 트랜지스터 밀도는 유의미한 수준의 차이를 가지지는 않는다. 인텔의 10nm 공정은 High Density 기준으로 타사의 7nm 수준의 밀도를 가진다.

시기 면에서는 본격적으로 10nm 탑재 제품의 상용화가 이뤄진 시기는 삼성 10nm가 반년 더 빠르다. 삼성 10LPE는 2016년 10월에 양산을 시작하여 2017년 4월에 출시된 갤럭시 S8의 삼성 엑시노스 8895 & 퀄컴 스냅드래곤 835를 양산하는데 사용됐고, TSMC의 N10 공정은 2017년 중반기에 출시된 아이패드 프로 2세대의 Apple A10X와 2017년 하반기에 출시된 아이폰 X의 Apple A11을 양산하는데 사용됐다.

본격적으로 인텔 10nm 탑재 제품의 상용화가 이뤄진 시기는 2018년 초이다. 그러나 2018년 초에 출시된 캐논 레이크는 단 2개의 코어만 활성화 할 수 있고, 내장 그래픽(IGP)은 아예 비활성화가 되어있고, 성능과 전력소모 측면에서도 도저히 정상적인 수율로 양산됐다고 보기 어려운 하자품이다. 그 이후 타사의 7nm 공정에 비견할 수 있는 아이스 레이크가 최초로 상용화 된 시기는 2019년 하반기이다.

2.7. 8 nm

삼성전자는 10nm 공정에서 하프노드 수준의 개선을 이룬 8LPP, 8LPU로 구성된 8nm 공정 라인업을 보유하고 있다. 타사는 동급의 10nm 기반 하프노드 공정이 존재하지 않는다. 인텔의 10nm에서 7nm 공정은 10nm의 연장선상에 있다고 보는 것이 더 적절하다.
One thing that I also noticed, is that in very low idle loads where there’s just some light activity on the A55 cores, the Exynos 9820 variant actually uses less power than the Snapdragon unit. The figures we’re talking about here are 20-30mW, but could possibly grow to bigger values at slightly more moderate loads. It’s possible that Qualcomm has more static leakage to deal with on the 7nm process than Samsung on 8nm, one thing that I’ve come to hear about the TSMC 7nm node.

동일한 ARM Cortex-A55로 비교해 본 결과 10nm 공정의 파생 공정인 8LPP는 7FF와 비교했을때 밀도, Full Load 시의 효율 면에서 종합적으로 열세라고 평가되지만, Idle 시의 정적 누설전력이 약 20~30mW 더 낮다는 장점을 가지고 있다.

삼성의 8LPP와 TSMC의 N7 라인업은 이름과는 달리 밀도 차이가 꽤 크지만, N7 라인업 중 N7 HPC 라인업은 8LPP와 밀도 측면에서 비슷한 수준인 것으로 평가되고 있다. 인텔의 10nm 공정 또한 HD 셀에서 HP, UHP 셀로 고성능화가 이뤄지면 이에 따른 Trade-off로 인하여 밀도 측면에서 희생이 이뤄지고, UHP 셀의 경우에는 N7 HPC와 밀도 측면에서 비슷한 수준인 것을 볼 수 있다.
삼성 10LPE/LPP 삼성 8LPP/8LPU 삼성 8LPH+ → 7LPH
T239 (닌텐도 스위치 2) 		삼성 8LPH
GA107 (Geforce 30)
Cell Height 420nm 378nm 413nm 413nm
Track 8.75T 8.59T 8.6T 8.6T
CGP 68nm 68/64nm 68nm 68/64nm
M2P 48nm 44nm 48nm 48nm
Fin 구성 3 Fin 3+2 Fin 3+2 Fin 3+2 Fin
Fin Pitch 42nm 42nm 42nm 42nm
SDB/DDB MDB MDB MDB MDB
MTr per sqmm 51.60 57.33/60.92 52.48 52.48/55.76

Geekerwan 측에서 삼성의 10nm 공정과 8nm 공정의 세부 사이즈에 대해 측정한 결과는 다음과 같다. 세부적인 크기는 같은 8나노더라도 주문제작을 맡긴 업체와 칩에 따라 제각각인 것으로 보여진다.
밀도 (Mtr/mm2) 이론상 실제 칩 밀도
삼성 8nm 52.48/55.76 GA102 - 45.1 MTr per sqmm
TSMC N7 HPC 65 Navi 10 - 41.0 MTr per sqmm
Navi 21 - 51.5 MTr per sqmm
3800X CCD - 51.35 MTr per sqmm
5800X CCD - 56.08 MTr per sqmm
Ryzen 5000 Mobile Series - 약 59 MTr per sqmm
8N 공정의 이론상 밀도는 52.48 MTr per sqmm이다. 이는 TSMC의 N7 HPC 공정에 비해 밀리는 수준의 밀도지만, 실제 GA102의 경쟁상대가 되었으며, 초기의 7나노 공정에 생산된 Navi 10 GPU에 비교하면 오히려 더 높은 실제 칩 밀도와 비슷한 수준의 전력 효율을 가진 공정이었다.

동 시기에 경쟁했던 인텔 14++ 공정의 밀도는 37 MTr per sqmm이며, 실제 칩에서의 밀도는 알려져 있지 않다.

2.8. 7 nm

2.8.1. 개요

TSMC는 자사의 7nm 공정에 세대별로 N7(7FF), N7P(7FFP), N7+(7FF+) 라는 명칭을 부여했고, 삼성의 7nm 공정은 SF7E, SF7이 있다[19].

2.8.2. Performance & Power

[ SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:7nm.png||
SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터


해당 표는 Anandtech에서 측정한 모바일 CPU들의 SPEC 2006 측정 자료이다. 표 좌측의 그래프는 CPU가 소모하는 전력, 그리고 전력에 시간을 곱한 총 소모 에너지 양을 J 단위로 표기한 자료이고, 우측의 그래프는 CPU의 성능을 표기한 자료이다. 최대한 수평적인 비교를 위하여 동일한 Cortex-A76이 동일한 클럭(2.4 GHz ~ 2.6 GHz)으로 작동할 때의 성능(Perf)과 전력(Power), 그리고 총 소모 에너지(J)을 비교해 봐야 한다. 테스트를 진행하는 동안 총 소모 에너지의 양은 곧 전력 대비 성능의 역수가 되기 때문에 총 소모 에너지를 통하여 전력 대비 성능을 유추할 수 있다.

표에서 필요한 데이터를 정리하여 보면 다음과 같다.
AP 명칭 / CPU 아키텍처 생산 공정 정수 성능 / 전력 / 총 소모 에너지(J) 부동소숫점 성능 / 전력 / 총 소모 에너지(J)
삼성 엑시노스 990
/ Cortex-A76 (2.5 GHz) 		7nm SF7 21.69 / 1.65W / 총 9472J 소모 31.26 / 2.01W / 총 5014J 소모
퀄컴 스냅드래곤 765G
/ Cortex-A76 (2.4 GHz) 		21.81 / 1.55W / 총 8877J 소모 30.00 / 1.98W / 총 4982J 소모
퀄컴 스냅드래곤 855 (미들 클러스터)
/ Cortex-A76 (2.42 GHz) 		CLN7FF 22.41 / 1.53W / 총 8576J 소모 1.93 / 2.03W / 총 4755J 소모
하이실리콘 기린 980
/ Cortex-A76 (2.6 GHz) 		25.74 / 1.95W / 총 9480J 소모 33.97 / 2.45W / 총 5337J 소모

클럭이 상승하면 전압도 상승하기 때문에 전력 소모량은 기하급수적으로 상승하게 된다. 따라서 같은 CPU(Cortex-A76)에 비슷한 클럭(2GHz 중반대)에서의 전력, 그리고 에너지 소모량을 비교해 보았을 때, N7 공정과 SF7 공정은 오차 범위 내 동급의 전력 효율을 보여준다는 사실을 알 수 있다. 두 공정에서 생산된 CPU는 모두 공통적으로 정수 연산시 9000J 안밖의 에너지를 소모하고 부동소숫점 연산시 5000J의 에너지를 소모하고 있다.
AP 명칭 / CPU 아키텍처 생산 공정 정수 성능 / 전력 / 총 소모 에너지(J) 부동소숫점 성능 / 전력 / 총 소모 에너지(J)
하이실리콘 기린 990 4G
/ Cortex-A76 (2.86 GHz) 		CLN7FF+ 27.85 / 1.82W / 총 8145J 소모 38.75 / 2.38W / 총 4597J 소모
하이실리콘 기린 990 5G
/ Cortex-A76 (2.86 GHz) 		27.68 / 1.56W / 총 7051J 소모 38.72 / 2.09W / 총 4006J 소모

한편 TSMC N7+ 공정에서 양산이 된 기린 990 5G는 정수 연산 테스트에서 7000J, 부동소숫점 테스트에서는 단 4000J을 소모했다. 기린 990 5G 내의 Cortex-A76은 2.86 GHz로 작동하면서 N7이나 SF7 공정에 양산된 Cortex-A76이 2.4 GHz로 작동할 때와 동일한 전력(정수 연산시 1.5W, 부동소숫점 2.0W대)을 소모한다. 이는 TSMC의 N7이 ArF 이머젼 방식의 쿼드 패터닝 공정을 거치는데에 반해 N7+는 EUV 공정에서 양산됐기 때문이다. 다만 N7+의 양산은 월 2만장 수준으로 한정되어 있는 것으로 보이고, 애플의 독점적 공급에 필요한 양산 수량은 월 6만장~7만장이기 때문에 이는 N7+가 아닌 N7P 공정을 통하여 Apple Silicon A13의 양산이 진행중이다. 한편 삼성의 7nm SF7 또한 'EUV' 공정이다. EUV(극자외선) 노광장비를 가지고 반도체웨이퍼에 설계를 하는 작업. 현재 네덜란드 ASML이 독점 생산하고 광학렌즈는 독일 자이스가 독점하고 있다. 그런데 위의 표를 보면 고클럭에서 N7+보다 10~20% 밀리면서 상당히 약한 모습을 보여주는데, 이는 공정 최적화가 덜 됐기 때문이다. 실제로 공정 최적화 과정을 거쳐서 퀄컴 스냅드래곤 768G가 출시됐고, 이 768G의 CPU 클럭은 2.8 GHz 까지 상승했다.
파일:클럭.png파일:클럭2.png
IDLE 및 저클럭에서의 CPU 전력소모 그래프

좌측의 사진은 두 회사의 A9 프로세서 간의 차이를 나타내는 그래프이지만 7nm 에서도 동일하게 적용할 수 있다. 우측의 사진은 AP만 다른 동일한 기종의 스마트폰을 비행기 모드로 설정하여 통신칩으로 인한 편차를 제거하고, 화면을 꺼서 디스플레이로 인한 편차를 제거한 상태에서 IDLE 상태의 AP 전력소모를 비교한 결과이다. 이 결과와 위의 표 내의 자료를 참고하면, 2 GHz 후반대의 클럭에서는 TSMC의 N7P, N7+가 삼성전자의 SF7 대비 상대적인 우위를 가지고 있다는 사실이 간접적으로 드러났지만, 반대로 1 GHz 이하의 저클럭에서는 삼성전자의 SF7가 비교 우위를 점하고 있다는 것을 알 수 있다.

2.8.3. Area & Design Rule

파일:7nm면적.jpg파일:7nm2.png
TSMC와 삼성의 7nm 셀 크기 비교

한편 면적(Area) 측면에서는 삼성의 SF7이 퀄컴 스냅드래곤 855를 양산하는데 쓰인 TSMC의 N7보다 약 5% 더 미세하다고 퀄컴 측에서 2020년 VLSI 심포지엄에서 직접 발표한 적이 있다. 그리고 SRAM 셀의 크기는 삼성의 7LPP가 가장 작은데 이 또한 삼성 파운드리에서 양산된 칩이 작은 면적을 가질 수 있는데 일조한다.

반도체 공정간의 밀도 비교 예측자료를 내놓는 Semiwiki 측에서는 삼성의 SF7의 CPP가 54nm가 아닌 57nm라고 예측하여 이로 인하여 TSMC의 7FF가 트랜지스터 밀도 측면에서 SF7를 앞설 것이다 라고 예측을 한 적이 있었지만, 실제 SF7의 밀도는 90 MTr/mm2대가 아닌 101.6 MTr/mm2로 HD 셀 기준 7FF/7FFP 보다는 소폭 높고 7FF+(EUV) 보다는 소폭 낮은 수준이다.

SF7의 CPP가 54nm 라는 것은 테크인사이츠의 실측치에도 명백히 드러나 있는 사실이다. 고성능 셀에서는 CPP 60nm가 적용이 되며, 고밀도 셀에는 CPP 54nm 셀이 적용이 되었다. 일부 웹진에서 전망했던 "57nm CPP 셀"은 어디에서도 찾아볼 수 없다.

한편 테크인사이츠의 원문[20]에 따르면 E9825의 양산에 적용이 된 7LPE 공정[21]은 8nm와 큰 차이를 발견하기 힘들다고 한다. 즉, 요약하면 7LPE 공정은 8nm와 유사한 밀도를 가지며, 7LPP는 본격적으로 경쟁사의 7FF와 동등 우위 수준의 밀도를 가지는 공정이다.

시기적인 측면에서는 TSMC의 7nm 공정이 18년 하반기에 쓰이기 시작한 Apple A12와 19년 상반기에 쓰이기 시작한 855에 적용됐지만, 삼성은 그보다 1년 늦은 19년 하반기의 엑시노스 9825를 양산하는데에 활용됐다.

SMIC는 2022년경에 DUV를 이용한 7nm 공정 개발에 성공했으며,[22] 2023년 8월에 화웨이가 자체 설계한 기린 9000S를 통해 제품화되었다. 다만 기린 9000S가 거의 대부분 독자 아키텍처를 사용중인 탓에 직접적인 공정의 성능 비교는 어려운 상황이다.
HP/HD 셀 TSMC CLN7FF 삼성 SF7 Intel 7 SMIC N+2
Cell Height 300/240nm 270nm/243nm[23] 408nm(UHP) 320/240nm
CGP 64/57nm 60/54nm 60/54nm 55nm
M0P 40nm ? 40nm 40nm
M2P 40nm 36nm 44nm 40nm
SDB/DDB DDB[24] DDB SDB SDB
고성능 셀 기준 밀도 65 77 60 82
고밀도 셀 기준 밀도 91 95 100 116
파일:kurnal (1).jpg파일:kurnal (2).jpg파일:kurnal (3).jpg
SMIC의 경우는 자료를 참고했다. 자료를 참고하면 게이트 피치는 55nm, Minimal Metal Pitch는 40nm로 추정이 되며 고밀도에서는 6T 셀, 고성능용으로는 8T 셀을 사용하고, SRAM이 아닌 로직 기준 밀도는 각각 82/116 MTr per sqmm으로 타사의 6nm 수준에 해당이 되는 공정으로 추정이 된다. 물론 타사의 7nm는 18~19년에 나왔지만 SMIC의 7nm는 2023년에 나왔기 때문에 평가에 있어서 시기를 고려해야 한다.

인텔 10nm의 경우 가장 면적이 작은 고밀도 셀은 PMOS 2-fin + NMOS 3-fin 구성으로 Cell Height가 272nm 이나, 인텔 CPU 설계에서 주로 사용하는 셀은 고성능 달성을 위해 트랜지스터 수가 늘어나 셀 높이가 408nm이다. 추가로 10 nm SuperFin 및 Intel 7에서는 추가적인 성능을 위해 Gate Pitch 또한 54nm 에서 60nm 로 완화했다. 그 외 Gate Length는 14nm에서 20nm 이었으나 10nm에서는 18nm로 줄었다.

2.9. 6 nm

TSMC의 7nm에서 파생된 하프노드 공정은 N6 공정이 존재하고, 삼성전자 또한 7nm에서 파생된 6nm 공정에 대한 로드맵을 발표했으나 퀄컴 스냅드래곤 778G와 미디어텍에 의해 광범위하게 쓰인 TSMC의 N6 공정과는 다르게 삼성전자의 6nm 공정은 실제 제품에 사용된 사례가 존재하지 않는다.

N6의 로직 밀도는 N7 대비 18% 증가했다고 한다. Area와 관련된 자세한 Design Rule은 알려져 있지 않다.
밀도 (Mtr/mm2) 이론상 실제 칩 밀도
삼성 8nm 52.48/55.76 GA107 - 45.1 MTr per sqmm
TSMC N7 HPC 65 Navi 10 - 41.0 MTr per sqmm
Navi 21 - 51.5 MTr per sqmm
3800X CCD - 51.35 MTr per sqmm
5800X CCD - 56.08 MTr per sqmm
Ryzen 5000 Mobile Series - 약 59 MTr per sqmm
TSMC N6 HPC N7 대비 1.18배 Navi 33 - 65.2 MTr per sqmm
Ryzen 6000 Mobile Series - 약 62 MTr per sqmm
단, TSMC의 N7 고성능 셀의 밀도는 65 MTr per sqmm이었으며, 실제 Navi 10 칩에서는 그보다 더 낮은 40~50 MTr per sqmm의 밀도가 관측되었으나, N6 공정의 Navi 33 칩에 65.2 MTr per sqmm의 밀도가 관측되었으며, Ryzen 6000 Mobile Series 에는 약 62 MTr per sqmm의 밀도가 관측되었다는 점에서 간접적으로 밀도 향상이 있었음을 짐작할 수 있다.

TSMC의 N6은 N7-based design에서 직접적으로 Migration 할 수 있다는 장점이 존재한다. EDA 상에서 DRC를 거치기 위한 Design Rule이 N7 공정과 완전히 호환된다고 한다. N7 공정의 설계를 유지한 채로 테이프 아웃을 다시 진행하여 N6 공정으로 생산을 진행하면 밀도는 줄어들지 않지만 수율은 증가한다. 새롭게 테이프 아웃을 진행하면 밀도 향상 효과를 받을 수 있다.#

2.10. 5 nm

2.10.1. 개요

[ 삼성과 TSMC의 5nm 공정 비교 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:5lpe.png||
파일:e4f4717534231b6c090b94023f55338a.png

TSMC의 5nm 공정은 풀노드 공정으로 계획되었고, 삼성의 5nm 공정은 기존 7nm 공정 기반 하프노드 공정이나 풀노드에 준하는 전성비 및 성능 향상과 공격적인 셀 높이 축소로 상당한 면적 감소를 제공하는 공정으로 기획되었다.

양산 시기 면에서는, TSMC의 5nm 공정은 첫 제품이 Apple Silicon A14칩이기 때문에 2020년 하반기부터 실제 제품이 출하가 됐고, 삼성의 5nm 공정은 첫 제품이 엑시노스 1080이기 때문에 역시 동일한 2020년 하반기부터 실제 제품이 출하가 됐다. 물론 같은 2020년 하반기지만 실제 공개 및 출하 시점에서 삼성의 5nm 공정은 약 2개월 뒤쳐졌다. 물론 이는 고객사의 제품 출시 일정에 따라 달라진 것이기 때문에 본질적으로는 같은 시기라고 보는 것이 맞다.

2.10.2. Performance & Power

[ SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:spec2006_A14.png||
SPEC 2006 기준 CPU 정수 성능과 FP 연산 능력 및 효율 데이터

해당 표는 Anandtech에서 측정한 모바일 CPU들의 SPEC 2006 측정 자료이다. 표 좌측의 그래프는 CPU가 소모하는 전력, 그리고 전력에 시간을 곱한 총 소모 에너지 양을 J 단위로 표기한 자료이고, 우측의 그래프는 CPU의 성능을 표기한 자료이다. 최대한 수평적인 비교를 위하여 동일한 Cortex-A77이 동일한 클럭(3.1 GHz)으로 작동할 때의 성능(Perf)과 전력(Power), 그리고 총 소모 에너지(J)을 비교해 봐야 한다. 테스트를 진행하는 동안 총 소모 에너지의 양은 곧 전력 대비 성능의 역수가 되기 때문에 총 소모 에너지를 통하여 전력 대비 성능을 유추할 수 있다.

표에서 필요한 데이터를 정리하여 보면 다음과 같다.
AP 명칭 / CPU 아키텍처 생산 공정 정수 성능 / 전력 / 총 소모 에너지(J) 부동소숫점 성능 / 전력 / 총 소모 에너지(J)
하이실리콘 기린 9000
/ Cortex-A77 (3.13 GHz) 		CLN5FF 37.77 / 2.34W / 총 7754J 소모 50.94 / 2.83W / 총 4115J 소모
퀄컴 스냅드래곤 865+
/ Cortex-A77 (3.09 GHz) 		CLN7FFP 36.00 / 2.59W / 총 8955J 소모 50.17 / 3.16W / 총 4648J 소모

동일한 조건 하에서 TSMC N7P와 TSMC N5는 동일 성능, 동일 아키텍처, 동일 클럭 하에서 N5가 N7P와 비교시 평균적으로 전력 소모량이 12% 더 낮았다. 이는 TSMC가 공개한 수치와는 차이가 좀 있지만, 원래 보통 삼성이나 TSMC와 같은 기업들이 발표하는 Perf/Power/Area 에 대한 정보는 최적의 구간 기준 이라는 점을 항상 명심해야 한다.

[ SPEC 2006 기준 Cortex-A55 @ 1.80 GHz 구동시 전력소모 펼치기 · 접기 ]
||<tablealign=center><nopad>파일:5lpevsN7P.png||
SPEC 2006 기준 Cortex-A55 @ 1.80 GHz 구동시 전력소모

해당 표는 Anandtech에서 측정한 모바일 CPU의 SPEC 2006 전력 측정 자료이다. 최대한 수평적인 비교를 위하여 동일한 Cortex-A55가 동일한 클럭(1.80 GHz)으로 작동할 때의 전력(Power)을 비교해 봐야 한다. 보통 Cortex-A53이나 Cortex-A55는 공정 자체의 PPA를 검증하는데 자주 사용되기 때문에 본 테스트를 통하여 공정 자체의 전력 대비 성능을 유추할 수 있다.

표에서 필요한 데이터를 정리하여 보면 다음과 같다.
AP 명칭 / CPU 아키텍처 생산 공정 전력(mW) 전력 대비 성능(%)
퀄컴 스냅드래곤 888
/ Cortex-A55 (1.80 GHz) 		Samsung SF5E 304 +1.6%
퀄컴 스냅드래곤 865
/ Cortex-A55 (1.80 GHz) 		TSMC N7P 309 -

한편 TSMC N7P와 삼성 SF5E는 동일 성능, 동일 아키텍처, 동일 클럭 하에서 비교시 SF5E가 Power 측면에서 1~2% 앞서는 수준으로 사실상 오차범위 내에서 동급이었던 것으로 판단이 된다. SF7 = N7 < SF5E = N7P < N5 라는 공식이 성립하는 것이다. 물론 삼성의 5nm 공정이 TSMC의 그것보다 기술적으로 10% 더 낮은 수준인 것은 사실이지만, 일부 중화권 미디어에서는 삼성의 SF5E가 TSMC의 N7P보다도 훨씬 낮은 수준의 효율을 가진다고 호도하는 경우도 많은데 이 또한 그대로 수용해서는 안된다. 중화권 사이트의 측정 자료는 대부분 실측 자료가 아니라 어플리케이션으로 예측한 자료이기 때문에 전력소모 측정 면에서 정확하다고 할 수 없기 때문이다. 본 문서에서 Anandtech 사이트의 측정 자료만 올리는 것도 그 때문이다.
파일:sf41.png

이후 Geekerwan 측의 측정에 의해 삼성 SF5E, SF5(4LPX)의 낮은 전력효율이 드러나게 되었다. 동일한 Power를 기준으로, 대략적으로 TSMC와 20%의 격차를 내는 모습을 보이며, 이러한 열세 구도는 후술한 SF4P의 극후기 쯔음에 와서야 해소가 되게 된다. 문제 해소는 되었으나 시기 측면에서 너무 늦어버렸다. 주요 빅 테크 기업들은 이미 삼성의 SF4P가 정상화될 시점에 R100, SD8E2 등등의 칩셋을 3나노, 혹은 2나노로 넘어가 주문을 시작하게 되는 시점이었기 때문이다.

2.10.3. Area & Design Rule

[ 과거의 5nm 밀도 추정치에 기반한 비교 내용 펼치기 · 접기 ]
TSMC와 삼성은 명칭은 같은 5nm 공정으로 붙였지만, 각 사별로 특성들이 판이하다.

삼성의 5nm 공정은 트랜지스터 밀도의 1.33x 향상, 그리고 면적 감소는 25% 이다. 그에 반해 TSMC는 5nm 공정에서 트랜지스터 밀도의 1.8x 향상, 그리고 45%의 면적 감소라는 파격적인 목표를 제시하고 있다. 따라서 삼성의 5nm는 TSMC의 5nm에 비해 면적 & 밀도 측면에서 약 30% 정도 차이가 난다고 볼 수 있고, 삼성의 5nm는 엄밀히 따지면 풀 노드가 아닌 하프 노드라고 볼 수있다. 그러나 진짜 하프노드인 TSMC N6이나 6nm SF6 공정과 비교할 만한 수준이라는 의미는 아니다. CPP와 메탈 피치, 그리고 ASML Standard Node 기준으로 삼성의 7nm와 5nm는 서로 동일하지만, 25% 면적 감소를 위해 SDB 적용, 트랙 수를 5T로 줄이고, EUV 적용 레이어 수를 훨씬 늘리는 등의 다른 기술들이 적용됐기 때문이다. TSMC도 20nm에서 16nm로 넘어갈 때 ASML Standard Node 기준으로는 두 공정이 서로 동일한 공정이었으나, 소자 측면에서 FinFET을 적용하고, 이를 통하여 소비전력을 획기적으로 낮춘 사례와 일치한다. 하프 노드긴 하지만 풀 노드에 준하는 개선이 이뤄진 공정이라고 판단해도 좋다.

삼성은 이러한 격차를 줄이기 위해 SF5E의 후속 공정인 SF5[25]를 준비하고 있고, TSMC 또한 자사의 5FF를 개선한 5FFP와 AMD 제품을 생산하는 용도로 쓰이는 5nm HPC 공정을 준비할 것으로 보인다. 다만 최근에 공개된 기사 내용을 보면 4nm LPP는 하프노드의 하프노드가 아닌 새로운 세대의 공정으로 분류될 가능성도 존재한다. 다만 트랜지스터 밀도 면에서는 한 가지 유의해야 할 점이, 실제 애플 실리콘의 트랜지스터 밀도를 살펴보면, 5nm 세대에 접어들어서 부터는 공식적인 스펙으로는 분명 못해도 170~180 MTr/mm2 수준의 밀도를 가져야 할 제품이 실제로는 133 MTr/mm2 의 수준의 밀도로 설계되어 나왔기 때문이다. 즉 공식적인 트랜지스터 밀도랑, 그 공정으로 출시한 제품들의 실제 밀도가 100% 일치하지는 않는다는 것[26]. 이러한 이유에서 최근 5mm 공정 수율(수율 전체 생산품에서 양품이 차지하는 비율)이 TSMC에 비해 상대적으로 저조하다는 평가를 받았다.

밀도 측면에서의 비교에 있어 상단의 내용은 과거의 추정치에 기반한 내용이다. 그 당시에는 양사의 발표를 무비판적으로 수용한 막연한 추정치가 wikipedia나 다른 IT 웹진에 떠돌던 시절이었으며, 위의 내용도 그 시절의 정보에 바탕하여 작성된 내용이라는 점을 참고하자.
TSMC N5 삼성 SF5 SMIC N+3
Cell Height 280/210nm[비고1] 270/216nm[비고2] -
CGP 57/51nm 60/54nm -
M0P 28nm 40nm[비고6] -
M2P 35nm 60/36nm[비고2] -
고성능 셀 기준 밀도 92 91 -
고밀도 셀 기준 밀도 138 126 130?
TSMC N4 삼성 SF4 Intel 4
Cell Height 274/206nm[비고1] 198nm[비고3] 240nm[비고4]
CGP 55/49nm 53nm 50nm
M0P - 28nm[비고5] 30nm
M2P 34nm 33nm[비고5] 45nm
고성능 셀 기준 밀도 98 ? 123
고밀도 셀 기준 밀도 146 140 -[36]
파일:ce26b7ef-2e2a-4590-bc36-7bb6dbd18cb1_1365x1025.jpg파일:d2f62a65-441a-43ac-b159-30080be7bb47_3186x2391.jpg파일:TSMC N7 to N5 cell scaling.png

추가적인 정보12 3들이 공개된 2025년 현재의 시점에서 TSMC의 5nm의 공정은 TSMC 주장 및 이를 참고한 기존의 예측치 만큼은 밀도가 높지 않았으며 반대로 삼성의 SF5 이전 공정까지는 밀도의 열세가 드러났던 점은 사실이나, 삼성의 4nm 공정 부터는 그래도 4nm 이름값은 했다는 점이 밝혀졌다.

물론 TSMC 측의 데이터는 HP/HD 셀 기준이며 삼성 공정의 데이터는 HD/UHD 셀의 높이 기준이므로 그만큼 Speed 측면에서 열세를 보일 수 밖에 없다는 점은 감안해야 한다.

기존 예측이 엇나간 이유는 SF7과 SF5의 공정을 CPP 57nm 라고 멋대로 늘려서 가정하고[37] TSMC N5의 셀 높이를 실제 높이인 210nm보다 다소 작은 180nm 정도로 전제를 하여 계산이 이뤄졌으나 (M2P를 발표된 최소 배선 간격인 28nm로 가정하고, TSMC 주장 밀도 향상폭 및 일반적인 셀 트랙 수를 참고하여 6T 정도의 구성으로 추정한 것으로 보임) 실제 TEM을 통해 측정된 결과로 그렇지 않았다는 사실이 드러났기 때문이다.

SF5 공정은 SF7과 동일한 CPP 60/54nm, M0P 40nm, M2P 60/36nm를 가지는 것으로 추정이 된다. 따라서 이는 TSMC의 CPP 57/51nm, M0P 28nm, M2P 35nm보다는 확실히 열세인 것은 사실이다. 그러나 기존의 추정치인 CPP 50nm, M2P 28nm 처럼 극단적인 차이는 아니며 삼성 SF4에서는 CPP 53nm, M0P 28nm, M2P 33nm으로 줄이면서 밀도 차이를 상당히 좁히는 데 성공했다는게 정설이다.

[ 실제 Cortex-A78 면적 기준 비교 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:This is Nintendo Switch 2's CPU!_20250815_011145.338.jpg||

과거의 예측치가 아닌 실제 TEM으로 측정된 CPP×Cell Height로 Mark Bohr 공식을 대입하거나, 실제 Cortex-A78 면적을 기준으로 비교해봐도 마찬가지의 결과가 나온다.

과거에는 잘못된 예측치를 기반으로 TSMC N5는 170 Mtr/mm2이며 N3는 200 Mtr/mm2 중후반대, N2는 300 Mtr/mm2 까지 밀도가 늘어나지만 삼성 5nm 공정은 겨우 120~130 Mtr/mm2 이며 3nm 공정도 200 Mtr/mm2를 채 넘지 못하기 때문에 밀도 측면에서 삼성이 열등하다는 루머가 돌았으나 사실은 그렇지 않았던 것이다. 물론 Area 가 아닌 Performance나 Power 측면에는 SF4P 극후기까지 와서야 N5를 겨우 따라잡았다는 것은 사실이다.

한편 동일한 6T 구성에서 M2P를 M0P와 동일한 28nm 정도로 맞추면 TSMC가 주장한 밀도 향상폭과 비슷한 수치를 얻을 수 있는데, 이 점을 생각해 보면 TSMC가 N5 세대 공정에서 원래 일반적으로 사용되는 CPODE 방식(N6, N3 등에 적용됨)으로 SDB를 구현하려 했으나, 추가적인 contact를 요구하는 CNOD 방식으로 중간에 변경됨에 따라 M0 트랙 수 및 셀 높이가 증가했다는 시나리오를 생각해볼 수 있다.
<bgcolor=#fff> 파일:1964bcd8544505452.jpg 파일:1075ae8b-857c-4d03-b16c-2727011dedaa_1456x1946.png
좌측은 2024년 기준 삼성 공정. EUV가 적용되었다. 우측은 SMIC의 N+2 공정. ArF 이머전 기반 쿼드패터닝 공법이 적용되었다.
SMIC 측에는 7nm 급을 달성한 N+2 공정에 이어 5nm 급에 해당하는 N+3 공정을 준비하고 있다고 한다. 5nm 급으로 불리려면 적어도 130 Mtr/mm2 정도의 밀도 향상이 필요하며 SMIC 측에서도 이 정도의 밀도를 달성하기 원하는 것으로 보여진다. 그러나 이는 어려울 것으로 전망이 된다. TEM을 통해 동 시기의 타사의 공정과 비교해보면 EUV의 부재로 인한 손해가 막심하다. 윗 사진의 BEOL(메탈 배선)을 보더라도 알 수 있다.

사실 SMIC도 EUV 장비를 ASML에 주문했었다. 그러나 그 장비는 결국 인도되지 않았으며, "원인 불명의 화재"로 완전히 전소되었고, 이후에 수출 통제가 걸리게 되었다. EUV 장비가 없더라도 5nm 급의 공정을 만들 수는 있긴 하지만 생산을 위해 거쳐야 하는 과정의 수가 크게 늘어나며, 공정의 수율은 생산 과정의 단계 수의 승수에 비례하여 떨어진다는 점을 감안하면 상업성을 갖추기 위해서는 더 큰 노력이 필요하다는 것을 의미한다.

2.11. 4 nm

파일:sf41.png파일:sf42.jpg
2022년 삼성 갤럭시 GOS 성능 조작 사건이 알려지고 삼성 파운드리의 4nm 실제 수율이 밝혀졌다. 삼성 파운드리는 30%대의 매우 낮은 수율을 보였으며, 이 사실은여러 기사를 통해 일반인들에게도 널리 알려지게 되었다.
파일:sf43.webp
삼성 4nm는 2023년 이후로는 다소 안정되었으나 여전히 TSMC 4nm와는 상당한 격차가 있으며, 전력과 수율이 개선된 시점이 너무 늦어버려서 이렇다 할 만한 대형 수주는 자사 S.LSI 사업부를 제외하면 받지 못했다.

한편 인텔은 기존에는 7nm라고 하던 공정을 Intel 4라는 이름으로 변경했고 공식적으로 2022년 생산 준비를 마치고 2023년부터 제품을 출하할 계획이라고 한다.
인텔 공정 기준 게이트 피치 셀 높이 SDB/DDB 적용 여부 로직 밀도
NAND2 기준 		MTr per sqmm
60% NAND2 셀 + 40% 플립플롭 셀 기준
14nm 70 399 DDB 0.49 44
84 399 DDB 0.41 37
10nm 54 272 SDB 1.24[A] 100
54 408 SDB 0.83 67
7nm 60 408 SDB 0.74 60
4nm 50 240 SDB 1.51 123
밀도 (Mtr/mm2) 이론상 실제 칩 밀도
TSMC N6 HPC N7 대비 1.18배 Navi 33 - 65.2 MTr per sqmm
Ryzen 6000 Mobile Series - 약 62 MTr per sqmm
TSMC N5 HPC 92 Zen 4 CCD - 92.9 MTr per sqmm
TSMC N5 HD 138 Navi 31 GCD - 150.2 MTr per sqmm
TSMC N4 HPC 98 Zen 5 CCD - 117.78 MTr per sqmm[39]
TSMC N4 HD 146 Ryzen 7000 Mobile Series - 140.45 MTr per sqmm
Navi 48 - 151.0 MTr per sqmm
삼성 7nm 77
삼성 5nm 91
Anandtech을 인용한 semiwiki 측의 추정치에 따르면 약 200 MTr/mm2에 달하는 트랜지스터 밀도를 가질 것이라고 했는데 왜 저정도의 밀도가 나오지 않았나 의아할 수 있다. 그러나 이는 착각에 기인된 추정이다. 이는 인텔의 발표 자료와 공정 추이를 보면 알 수 있다. 10nm 공정 밀도 2.7배라는 발표와 4nm 공정 밀도 2.0배라는 발표를 그대로 대입하면 10nm에서 100 MTr per sqmm, 4nm에서 200 MTr per sqmm가 나오지만, 실제로는 2.7배, 2.0배라는 밀도 향상 홍보는 이전 공정의 고성능 공정과의 밀도 비교를 발표한 것이기 때문에 괴리가 생길 수 밖에 없다.

인텔의 공정은 타社의 공정과 마찬가지로 고밀도 공정을 먼저 내놓고 그 이후에 클럭을 향상시키기 위해 밀도를 희생한다. 10nm에서 100 MTr per sqmm(2.7배 향상)은 14nm에서 44 ⮕ 37 MTr per sqmm로 축소된 14++의 밀도가 기준이 되며, 그 10nm(와 7nm) 공정도 마찬가지로 100 ⮕ 60 MTr per sqmm 로 밀도가 줄어들었다. 4nm의 2.0배 밀도는 따라서 200 MTr per sqmm가 아닌 120 MTr per sqmm가 될 수 밖에 없다.

결론적으로 Intel 4의 트랜지스터 밀도는 삼성 4nm 공정의 트랜지스터 밀도보다 약 10% 더 성긴 수준(123.4 MTr/mm2)의 밀도를 가지게 되었다. 이를 토대로 타社의 4nm 공정보다 밀도가 부족하다는 비판이 존재하지만, HP 공정이기 때문에 HD/UHD 셀과의 수평비교는 힘들다.

고밀도 셀 기준 138 MTr/mm2을 가지는 TSMC의 N5 공정도 고성능 셀 기준으로는 이론상 92 MTr/mm2에 불과하며, 146 MTr/mm2을 가지는 TSMC의 N4 공정도 고성능 셀 기준으로는 이론상 98 MTr/mm2에 불과하다. 실제 칩에서 드러나는 N5와 N4 공정의 밀도도 이정도 수준이다. 따라서 123.4 MTr/mm2의 밀도를 가진 Intel 4는 타社와 비교시 오히려 Area 측면에서는 부족한 면이 없으며, 밀도가 낮다는 비판은 온당치 않은 것이다.

3-3fin, 2-2fin 환경에서의 Cell Height를 비교한 결과 기존의 통설과는 다르게 인텔 4 공정이 제일 앞서며 삼성의 SF4가 뒤를 이은다. SF5는 N5와 비슷한 수준.

그러나 Intel 4의 대규모 양산은 모두 목표시기를 놓쳤고, 수율마저도 예상한 것 만큼 나오지 않아 Intel 4로 양산 예정이었던 모바일 고전력/데스크탑용 메테오레이크는 취소,[40] 모바일 중저전력용 메테오레이크의 CPU 타일만 생산하게 되었다.

그 메테오레이크의 CPU 역시 지난 세대의 Intel 7 Ultra(최대 6.0 GHz)나 TSMC N4 기반의 Zen 5 CPU(최대 5.7 GHz)처럼 높은 Speed를 보여주지 못하고 있다. 심지어는 최대 5.2 GHz를 찍어주는 Ryzen 7940HS도 TSMC N4 고밀도 셀로 생산되어 140.45 MTr per sqmm의 밀도를 보여주는데, 명색이 고성능 셀을 사용했다는 인텔의 메테오레이크는 그보다도 더 낮은 최대 클럭을 가지고, 더 낮은 전성비를 보여주는 등. 고성능 셀이라고 핑계를 대기에는 장점이 하나도 없는 공정이 되어버렸다.

한마디로, 고전력에서의 성능은 오히려 후퇴해서 데스크톱용 CPU를 생산하기에도 애매하고, TSMC N4 HD 셀과 비교하더라도 클럭을 크게 올릴 수 있는 것도 아니면서 전력 대비 성능과 밀도까지 밀려버리는 상황. N4 대비 장점이 없다고 단언할 수 있다.

TSMC의 N4 공정은 N5-based design에서 직접적으로 Migration 할 수 있다는 장점이 존재한다. EDA(반도체 설계 툴)에서 설계 작업 시 사용되는 Design Rule이 N5 공정과 완전히 호환된다고 한다.#[41] 반면 SF4는 SF5와 완전히 다른 기술 기반의 공정이기 때문에 호환을 기대하기 어렵다.

2.12. 3 nm

2.12.1. 개요

[ 삼성과 TSMC의 3nm 공정 비교 펼치기 · 접기 ]
||<tablealign=center><nopad><width=50%> 파일:3111.png ||<nopad><width=50%> 파일:3222.png ||
삼성 SF3E, SF3 공정 기술 사항
<bgcolor=#fff> 파일:33343.png 파일:tsmcn3.jpg
TSMC N3 공정 기술 사항(좌측이 구 자료 / 우측이 최근 자료)

2022년 삼성전자가 6월당시 양산을 시작, 수율을 올리고 있을때 TSMC가 8월 당시 80% 이상의 수율을 보여준다던 발표[42]와는 상반되게 3분기 양산에 실패, 양산시기를 4분기 후반으로 미루며 삼성전자에게는 경쟁력을 높일 기회가 주어졌다.

TSMC는 1세대 3nm 공정인 N3에서 N5 대비 면적 70% 감소, 성능 15% 증가, 전력 30% 감소를 내세웠으며 FinFET 구조를 그대로 유지했다.

삼성 파운드리는 세계 최초로 GAAFET을 도입한 SF3E 공정에서 SF5E 대비 면적 16% 감소, 성능 23% 증가, 전력 45% 감소를 내세웠다. 그리고 SF3는 SF5E 대비 면적 35% 감소, 성능 30% 증가, 전력 50% 감소되었다고 했다. 자세한 PPA의 비교는 하술.

또한, 삼성은 SF2(=SF3P)가 SF3 대비 성능 12% 증가, 전력 25% 감소, 면적 5% 감소를 주장하고 있다.#

2.12.2. Performance & Power

N3E vs N4P:
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Xring O1(A725, N3E)와 D8400(A725, N4P) 간의 차이에 주목할 것
우선 공정 차이로 인한 Speed Gain, Power Gain 수치는 위의 표를 통하여 간접적으로 추론해 볼 수 있다. 동등한 ARM Cortex-A725를 사용하는 Xring O1(N3E)과 D8400(N4P)의 성능-전력 그래프를 통하여 간접적으로 추론해보면, N3E 공정은 N4P에 비해 동일 전력(INT, FP 기준 + 1W, 2W 기준)에 약 10~30% 정도 더 높은 클럭을 낼 수 있을 것으로 추정이 된다. 물론 Xring O1 측의 A725 아키텍쳐는 PnR 과정에서 추가적인 커스텀이 가미되어 있기 때문에 대략적인 참고용으로만 사용하자.

N3E vs SF3:
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TSMC N3E 공정과 삼성 SF3의 Peak 기준 전력 대비 성능 비교
명확한 비교 방식은 아니지만 Speed Gain 비교는 동등 전력에서의 성능 차이로, Power 비교는 동등 성능에서의 전력 차이로 비교한다.[43]
엑시노스 2500의 전성비로 보아 삼성의 SF3의 Performance/Power는 TSMC의 N3E에 비해서는 더 낮은 모습을 보여준다는 것이 드러났다. Prime(빅) 코어인 Cortex-X925 CPU 간의 비교를 통해 공정의 Speed Gain을 비교해보면 동등한 7.2W의 전력에 TSMC의 N3E가 SF3에 비해 9~15%(사진 1)[44] 더 높은 Speed Gain을 보여준다. Big(미들) 코어인 Cortex-A725 CPU를 E2500과 O1을 통해 비교하면 동등한 2.4 ~ 2.5W의 전력에 N3E가 SF3에 비해 18%(사진 2) 더 높은 Speed Gain을 보여준다.
Xring O1의 X925 CPU가 추가적인 클럭을 얻기 위해 RTL을 Layout으로 구현하는 과정에서 표준 셀 형태를 개조하고, 플립플롭 간의 Propagation Delay를 줄이기 위해 다양한 커스텀을 가미했다는 것을 감안하면 E2500의 CPU와의 1대1 비교에 있어서 O1의 X925 CPU보다는 D9400의 X925 CPU가 수평 비교에 있어서 더 적절하다. 그러나 이 점을 감안하더라도 최소한 N3E가 SF3에 비해 동일 전력에 최소 9%의 Clock 이점을 무료로 가져갈 수 있다는 사실은 자명하다. 위안이 될 만한 사실이라면 초기 SF5E vs N5, 초기 4LPX vs N4를 비교했을 때는 Speed Gain이 약 20%의 격차를 보였다. 지금의 9~18%의 격차는 그때와 비교하면 그래도 격차가 더 좁혀졌다고 해석할 여지는 존재한다. 물론 이게 SF3에 대한 면죄부가 될 수는 없다.
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한편 Speed가 아닌 Power 측면에서 그래프 상의 데이터를 참고하면, D9400의 X925는 약간의 클럭 절감을 하더라도 E2500에 비교하면 16% 더 효율적인 결과를 보여주고 있다. 만약 D9400의 X925 CPU가 E2500의 CPU와 동등한 클럭, 동등한 성능을 보이는 수준까지 클럭을 끌어내린다고 가정하면, Power 측면에서 E2500에 비해서 최소한 16%보다도 훨씬 높은 이점을 가져갈 것이라는 사실 또한 자명하다.

N4P vs SF3:
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N3E가 아닌 N4P와 SF3을 직접적으로 비교하는 자료는 존재하지 않는다. 한쪽은 A720이며 다른 한쪽은 A725 CPU를 쓰고 있기 때문이다. 하지만 여러 자료를 통하여 간접 비교를 한다면 최소한의 추정 또한 가능해진다.

(사진 1)을 참고하면 N4P 공정에서 생산이 이뤄진 D8400의 A725 CPU는 아키텍쳐의 개선으로 인하여 타사의 N3E 공정에 생산이 이뤄진 Cortex-A720(D9400), Oryon-M CPU와 비교시 전력 대비 성능 측면에서 극소폭의 우위를 점하고 있다. 그러나 삼성 엑시노스 2500의 미들 코어인 Cortex-A725 CPU는 (사진 2)를 참고하면 퀄컴 스냅드래곤 8 Gen 3의 미들 코어인 Cortex-A720에 비해서도 약열세의 구도를 보이고 있다.

이를 요약해보면 (N4P 공정의 A725 CPU) ≥ (N3E 공정의 Cortex-A720(D9400), Oryon-M CPU) > (N4P 공정의 Cortex-A720) ≥ (SF3 공정의 A725 CPU)의 구도가 드러나는 것이다. 따라서 SF3의 Performance 및 Power는 N4P 보다도 더 낮다고 볼 여지가 존재하는 것이다.

물론 이는 정량적으로 엄밀한 비교가 아니며, 여러 간접적인 자료를 통하여 A725 CPU의 공정 간 차이를 비교한 것이다. Geekerwan 측에서 (TSMC의 N3E 공정에 생산된 O1 & D9400의 Cortex-X925) vs (삼성전자의 SF3 공정에 생산된 Cortex-X925) 의 전력에 따른 단일 코어 성능 그래프와, (TSMC의 N3E 및 N4P 공정에 생산된 O1 및 D8400의 Cortex-A725) vs (삼성전자의 SF3 공정에 생산된 Cortex-A725) 의 전력에 따른 단일 코어 성능 그래프가 공개된다면 그 자료를 통해 더욱 명확한 비교가 가능해 질 것이다.

Intel 3 vs N5/N4:
인텔의 Intel 3 공정은 비록 한 세대 전의 칩이지만 Zen 4 제노아와 비슷한 전성비를 보인다는 점에서 아무리 못해도 N5 수준의 PP를 보인다고 할 수 있다. 그러나 TSMC N4X 공정으로 생산된 ZEN 5 튜린 EPYC 9755(128코어)와 그래닛 래피즈의 최고 SKU인 Xeon 6980P를 비교하면 같은 소비전력에서 성능이 20% 이상 밀린다. 만약 ZEN 5 튜린의 최고 SKU(192코어)와 비교하면 40% 이상 밀린다. 따라서 Intel 3는 잘 쳐도 TSMC N4X에는 조금 못 미친다고 볼 수 있다. ##

물론 이 또한 같은 아키텍쳐 상에서의 비교가 아니므로 적절한 비교는 아니다. 동등한 인텔 아키텍쳐를 TSMC와 인텔 파운드리에서 생산되었을 때의 전력 차이를 비교하는 것이 적절한 방법일 것이다. 하지만 그러한 전례가 지금도 없어서 여전히 간접적인 비교에 의존해야 한다.

다만 인텔의 루나 레이크 및 애로우 레이크가 TSMC N3B 공정으로 생산되었고, 같은 N3B 공정으로 생산된 M3/M3 Pro[45] 칩의 리틀코어는 M2/A16과 동일하기 때문에 간접적인 비교를 통해 아키텍처에 따른 영향을 어느 정도는 정량적으로 추정하여 볼 수는 있을 것이다.

종합적으로 PP는 대략 SF3 ≈ TSMC N4 (1세대 N4), Intel 3 ≈ TSMC N5 정도로 볼 수 있다.

다만 SF3의 경우 수율 확보에 실패하여 실질적인 외부 고객 수주는 개선판인 SF2부터 이뤄지며, 인텔 3 공정의 경우 개선판인 인텔 3-PT 공정에서야 외부 설계 툴에 대한 대응이 얼추 마무리된다는 점을 생각했을 때 비교의 가치가 있을지는 다소 의문이다.

2.12.3. Area & Design Rule

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삼성과 TSMC의 3nm 칩셋 실제 밀도 비교(표 1), 삼성 SF3과 TSMC N5, N4간의 Logic 밀도 비교(표 2)[46]
공정 세대 Logic 밀도 향상폭 SRAM 밀도 향상폭 Analog 밀도 향상폭 칩 전체 밀도 향상폭
N5(vs. N7) 1.8x 1.35x 1.2x (50% logic, 30% SRAM, and 20% analog 기준) 1.545x
(실제 칩 기준)1.6x[47]
N3B(vs. N5) 1.7x 1.05x ? (A17 Pro 기준)1.38x[48]
(M3 Max 기준)1.48x[49]
N3E(vs. N5) 1.6x 1.0x ? (50% logic, 30% SRAM, and 20% analog 기준) 1.3x
(실제 칩 기준)1.36x[50]

2023년 9월, Apple A17 Pro가 등장하며 TSMC 3nm 공정이 그 모습을 드러내었다. N3B에서 생산된 A17 Pro의 트렌지스터 밀도는 약 183MTr/mm2으로, N5에서 생산된 M1의 133MTr/mm2 대비 1.37배의 밀도증가폭이다. A12 vs. M1을 비교했을때 N5 공정으로 약 1.6배 가량의 실제 밀도증가폭을 달성한 것과 비교하면 로직 트랜지스터 밀도 향상 목표치와 실제 밀도 향상간의 폭이 더 커졌다는 평을 듣고 있다.

이러한 현상에 대한 이유는 AP에 Logic Cell만 들어가는 것이 아니라 SRAM도 쓰이기 때문이며, 칩 면적중 상당한 비율을 차지하는 Combination Logic에서 Standard Cell 면적을 줄이는데 성공했다고 하더라도 SRAM의 면적이 줄어들지 않고 그대로라면 실제 밀도 목표치는 Logic 밀도 향상치와 SRAM 밀도 향상치 사이의 어딘가가 될 수밖에 없기 때문이다.[51] TSMC의 자료에 따르면 N5 공정은 N7 공정 대비 로직 밀도 최대 1.8배 향상, SRAM 밀도 최대 1.35배 향상, 아날로그 밀도 최대 1.2배 향상된다고 밝혔으나 N3 공정부터는 로직 밀도와 비교시 SRAM 밀도나 아날로그 밀도의 향상폭이 크게 둔화된 상황이다. N3B 공정은 N5 공정 대비 로직 밀도 최대 1.7배 향상, SRAM 밀도 최대 1.05배 향상(0.021µm² vs 0.0199µm²)된 것에 불과하다. N3E에서는 N3B와 비교시 밀도를 타협하여 N3B 대비 단가와 성능 및 전력효율을 높이는 것에 주안점을 두었기 때문에 로직 밀도는 1.6배 늘어나지만, SRAM Cell 면적은 0.021µm² 로, N5와 동일하다. 때문에 TSMC에서 제시한 또 다른 자료를 보면 N3E 공정을 기준으로 PnR 이후 50% logic, 30% SRAM, and 20% analog 비중으로 혼합되어 있다고 가정시 실제 밀도 향상치는 1.3x가 될 수밖에 없다고 밝혔으며, 이는 애플 M4의 실제 밀도인 180MTr/mm2와 상당히 일치한다.

TSMC의 N3 계열 공정 로드맵을 참고하면, N3P[52]에서 N3B의 밀도를 다시 회복할 예정이라고 한다. 3nm 공정 중 고성능 고전력 특화 공정인 N3X는 누설전류가 폭증하는걸 감수하며 FinFET의 한계치 수준까지 Speed를 올릴 것으로 예측이 되고 있다.
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반면 삼성은 2세대 3nm 공정인 SF3에서 밀도가 크게 증가했다. 삼성전자에서 밝힌 바에 따르면 SF3E가 SF5E 대비 면적 16% 감소, 성능 23% 증가, 전력 45% 감소였던 반면, SF3는 SF5E 대비 면적 35% 감소, 성능 30% 증가, 전력 50% 감소로 기재되어 있다. 이는 2024년 7월 삼성전자의 2세대 3nm 공정 SF3로 생산된 첫 칩인 엑시노스 W1000이 공개됨에 따라 확인이 가능해졌다. 상단의 표 1을 참고하여 로직 + SRAM + Analog를 모두 합한 칩 전체의 트랜지스터 밀도는 기존 SF5, SF4 계열 대비 큰 향상을 이뤄내었고, TSMC의 N3B 수준의 밀도를 가진다고 평가받고 있다. 상단의 표 2를 참고하여 로직 밀도에 한하여 비교를 하더라도, TSMC N5와 비교하여 같은 A78에 대해 1.8배의 로직 밀도 향상[53]을 이뤄냈으며, 하술할 인텔 3 공정과는 다르게 밀도 측면에서 풀노드 급의 향상을 이뤘다는 장점이 드러나게 되었다.

한편 인텔 3 공정은 2024년 6월 4일 시에라 포레스트 CPU로 출시되었다. 인텔에서 공개한 정보에 따르면 밀도는 인텔 4 공정 대비 11% 향상으로 숫자만 3일뿐 실제로는 거의 삼성의 4nm와 비슷한 밀도를 보여준다. 물론 Intel 3는 HPC 라이브러리만 존재하는 점을 고려할 필요가 있다.[54]
  • 표준 셀 및 Design Rule 상의 세부 지표 상세 비교
TEM을 통해 엑시노스 W1000을 분석해서 업로드한 중화권 IT 매체에서 3사의 3nm 공정의 상세 사항을 요약한 결과는 같다.
TSMC N3 삼성 SF3[참고1]
3나노 2세대 		삼성 SF2
3나노 3세대 		Intel 3
Cell Height 169nm[참고5] 172nm nm 240/210nm[참고2]
CGP 48nm 49nm nm 50nm
M0P 23nm[참고3] 28nm nm 30nm
M2P 28nm[참고6] 28.5nm nm 42nm
MTr per sqmm[공식] 185.53 174.86 123/140[참고4]

해당 매체의 자료에 따르면 W1000의 SF3 공정은 M0 Pitch : 28nm, Cell Height : 172~173nm, Fin Pitch : 80nm[62], CGP : 49nm, Nanosheet Numbers : 3의 스펙을 가지고 있다고 한다. 5나노와 4나노에서 7나노 대비 밀도를 크게 줄이지 못한 모습과는 반대로 타사의 3nm와 준하는 스케일링이 이뤄진 것이다.[63]

테크인사이트의 TEM 측정 자료(스레드 하단의 pdf 파일)를 보면 Apple M4에 적용이 된 N3E의 Cell Height는 2-fin PFET + 2-fin NFET 기준으로 SF3과 비슷한 173nm 이며 fin 간의 간격은 27nm이며 Minimum Metal Pitch는 23nm로 측정되었다고 한다. 이는 Synopsys 사 측에서 공개된 데이터 상의 셀 높이 169nm와 상당히 일치한다. Synopsys 사 측의 데이터를 우선시 한다면 173nm으로 측정된 것은 측정 오차인 것으로 추정이 된다. TSMC의 N3 공정은 필요에 따라 3-2, 2-2. 2-1을 유동적으로 사용해 블록 별로 최적의 성능과 전력, 면적을 맞춘다.

EDA 서비스를 제공하는 Synopsys 사에 유출된 정보에 따르면 인텔은 18A 공정에 들어서야 타사의 3nm와 비슷한 스케일링을 가질 수 있다. 다만 동시기 양산되는 GAAFET 공정 중에서는 유일하게 BSPDN까지 적용된 공정이기 때문에 부분적인 기술 우위를 가진다. 그 외에도 VLSI 2025의 인텔 발표 자료를 보면 인텔 3과 18A의 세부적인 사항이 잘 드러나 있다. 다른 회사의 공정에 대한 사항은 지금처럼 유출된 자료나 TEM 측정을 통해 간접적으로 유추해야 한다.

2.13. 2 nm / 1.8nm (18Å)

2.13.1. 개요

TSMC도 자사의 N2 공정에는 GAAFET 소자를 적용할 예정이라 밝혔으며, 인텔 또한 Intel 20A(양산취소), 18A부터 RibbonFET을 적용하기로 하며 세 파운드리 사 모두 2 nm 공정에 들어서 이름은 서로 다르지만 형태는 거의 유사한 Gate-all-around FET을 적용하게 됐다.

인텔은 2nm 부터 공정 표기 단위를 옹스트롬(Å) 으로 교체하여 공정명을 Intel 20Å, Intel 18Å로 명명했다. Intel 20Å는 2024년 말 에로우 레이크로 출시될 예정이었으나 취소되었다. 인텔은 20Å의 취소가 비용절감을 통한 18Å에의 선택과 집중을 위함이라고 밝혔으나 타사 대비 양산 기술력이 계속 밀려왔던 상황에서 신공정을 취소하고 그 다음 세대 공정에 집중한다는 발표는 과거 엘피다 및 GF의 전철을 연상케 하는 흐름으로, 상당히 우려스러운 부분이다. 한편, ISSCC 2025에서 인텔의 18Å 공정 관련 발표가 예정되어 있는데, 제목에서 밝혀진 것은 SRAM 셀 사이즈가 0.021 μm2이다. 이는 TSMC N5와 같다. 그러나, 아직 로직 밀도 등은 공개되지 않았다.[64]

TSMC의 발표에 따르면 TSMC N3E를 기준으로 N2 공정은 10-15%의 Speed Gain, 25-30%의 전력 감소와 칩 밀도 1.15배 향상을 보인다고 하며 SRAM 밀도 1.1배 향상을 기대할 수 있다.

IBM과 삼성, 글로벌 파운드리는 공통 플랫폼 연합(Common Platform Alliance)에 속하는 회사다. 2021년 5월 7일에 올라온 기사에 따르면 IBM은 2 nm 칩을 세계 최초로 개발했고, IBM은 팹리스 회사이기 때문에 삼성 파운드리가 생산을 맡았다고 한다. Wikichip에 따르면 이 2 nm 공정의 트랜지스터 밀도는 333.33 MTr/mm^2 이며 이는 TSMC의 3 nm 공정보다는 더 미세하지만 TSMC의 2 nm 공정과 비교시 밀도 측면에서는 열세일 것으로 전망이 된다. Speed Gain 측면에서는 기존의 7 nm와 비교시 45% 높고 전력소모는 1/4 수준을 달성했다고 한다.

삼성의 첫 2nm 공정은 3nm 3세대의 이름을 변경한 것이며, 실제 2nm에 해당하는 공정은 SF2P 부터가 될 것으로 전망이 된다. 그리고 나노시트 수를 4장으로 늘려 풀노드급으로 향상이 될 1.4nm 공정이 지연됨에 따라 2nm 공정을 상당히 길게 이어나갈 전망인데, 인텔의 18A처럼 SF2Z 부터는 BSPDN이 적용되기 때문에 이를 더 낮은 nm수를 붙여서 홍보할 수도 있다.

기사에 따르면, 삼성의 SF2 공정부터는 TSMC의 FinFlex나 NanoFlex DTCO 기술과 유사한 '하이퍼셀(Hyper cell)' 기술을 통해 최적의 셀 면적과 성능, 전력의 균형을 맞출 예정이라고 한다.

최초 발표된 각 파운드리 사의 양산 일정은 인텔이 2024년 양산 및 제품 출하를 계획하고 있어 가장 빠르고, TSMC는 2024년 하반기에 리스크 생산에 들어가고 2025년 하반기 대량 양산을 목표로 하고 있으며, 삼성 또한 2025년 대량 양산에 들어가서 2026년 제품 출하를 목표로 하고 있다. 인텔 TSMC 삼성

그러나 인텔이 최초 공언한 2024년 양산이 상당히 공격적인 일정이었던 만큼 달성에 실패했고, 실제로는 1년 지연되어 2025년 하반기 양산 및 동년 말 제품 출시 예정이다.

2.13.2. Area & Design Rule

후술한 링크에 따르면 3사의 2nm 공정의 상세 사항을 요약한 결과는 같다. Synopsys 측의 공정 세부 사항 유출, 인텔 18A 공식 발표 자료
TSMC N2P 삼성 SF2P Intel 18A Rapidus 2HP
Cell Height 156/130nm[65] -/138? nm 180/160nm[66] 184/138nm[67]
CGP 48nm < 49? nm 50nm 45nm
M0P ? - nm 32nm ?
M2P ? - nm 32nm ?
MTr per sqmm[공식] 236 > 218? 184[69] 237

TSMC 공정의 CGP는 N5의 51nm에서 N3B에 45nm까지 줄였으나, N3E부터 N2P까지는 그대로 48nm를 유지한다. 허나 밀도 측면에서는 라피더스와 함께 선두를 유지할 것으로 전망이 된다.

라피더스의 공정은 가장 밀도가 높으며 CGP도 공격적으로 45nm 수준으로 줄인 것으로 추정이 된다. 그러나 양산 시점 면에서 실 제품 출시 기준 2026년부터 상용화가 이뤄질 TSMC나 삼성, 인텔에 비해 느리며, 파운더리 시장에 처음으로 진입하는 만큼 페이퍼플랜으로 여겨질 수 밖에 없다는 불과하다는 단점을 가지고 있다. 계획상으로는 우수한 밀도를 가지고 있으나 향후 동향에 주목해 봐야 할 것.

삼성전자의 2nm 공정은 출처의 링크드인 發 유출자료에 따르면 138nm의 Cell Height를 가진다고 드러나 있다. 이 자료에 따라서 H138g49 셀을 쓴다고 가정한다면 218 MTr per sqmm의 밀도를 가지는데, 이는 타社의 2nm보다 살짝 낮은 정도이며 인텔의 18A보다는 더 높은 밀도를 가진 것이다. 만약 CPP가 49nm 보다 더 줄어든다면 타社의 2nm 밀도와 더 유사해질 여지가 존재한다.

2.14. 1.6nm (16Å)

TSMC사의 A14 소개 문구에 따르면 1.4nm 공정인 A14가 풀노드급 개선이 이뤄지는 공정이라고 설명하고 있다.[70] 그리고 N2의 소개 문구를 보면 N2 또한 풀노드급 개선이 이뤄지는 공정이다.[71] 그러나 A16 공정에는 풀노드급의 개선이 이뤄졌다는 언급이 존재하지 않는다. TSMC의 A16 공정은 BSPDN(SPR)이 적용된 N2 기반의 공정인 것으로 추정이 된다.

TSMC의 A16 공정은 TSMC 공식 홈페이지에 따르면 TSMC N2P와 비교하여 추가적으로 8-10%의 Speed Gain, 15-20%의 전력 감소와 칩 밀도 1.1배 향상을 기대할 수 있다고 한다. 그리고 A16 공정에 Super Power Rail (SPR)을 적용할 전망이다. A14의 초기 버전은 BSPDN이 미적용 된다는 점을 감안하면, 오히려 BSPDN의 적용은 A16 쪽이 더 빠른 셈이다.

2.15. 1.4nm (14Å)

1.4nm 혹은 14Å급 공정은 2024년 기준 각 회사에서 로드맵으로 밝힌 상황이다. 삼성은 SF1.4, TSMC는 A14, 인텔은 Intel 14A라는 명칭으로 개발 중에 있으며, 양산 예정 시기는 인텔이 2026년으로 가장 빠르지만 가능성에 대해서는 의문이며, TSMC와 삼성은 둘다 2027년으로 밝혔으나, 인텔 14A는 2027년으로, TSMC A14는 2028년으로, 삼성 1.4nm 공정은 2029년으로 지연되었다.

기술적인 면에서 보면 인텔은 ASML에게서 받은 첫번째 High-NA EUV를 바탕으로 가장 빠른 양산을 자신하는 상황이며, 독일의 마그데부르크 팹과 미국 오리건팹 혹은 오하이오 팹에서 양산할 것으로 보인다. 인텔 독일 팹

TSMC는 High-NA EUV를 1나노급 공정인 A10에서 최초로 사용하기로 했기에, A14에서는 기존의 EUV를 사용할 것으로 보인다.TSMC EUV 관련. 다만 High-NA EUV는 이 1.4nm 공정까지는 Low-NA EUV보다 도리어 가성비가 나쁠 것으로 추정된다#

북미 기술 심포지엄에 발표된 자료에 따르면 TSMC N2를 기준으로 A14 공정은 10-15%의 Speed Gain, 25-30%의 전력 감소와 로직 밀도 1.23배 향상, 칩 밀도 1.2배 향상을 보인다고 한다. 자료에 따르면 A14의 초기 버전은 BSPDN이 미적용 되며, 개선 버전에 적용이 되는 것으로 보인다.

3. 기술적 추이

TSMC 공정 기준 게이트 피치 셀 높이 SDB/DDB 적용 여부 로직 밀도
NAND2 기준 		MTr per sqmm
60% NAND2 셀 + 40% 플립플롭 셀 기준
28nm 120[72] 810[73] DDB 0.14 13
16nm 90 480[74] DDB 0.32 29[75]
10nm 66 360 DDB 0.58 52
7nm 57 240 DDB 1.00 91
5nm 51 210 SDB 1.70 138
3nm 48 169 SDB 2.24 182[76]
48 143 SDB 2.65 215[77]
2nm 48 130 SDB 2.91 236[78]
[ TSMC N7 기준 타사 공정 밀도 비교 펼치기 · 접기 ]
||<width=16.7%> 삼성 공정 기준 ||<width=16.6%> 게이트 피치 ||<width=16.6%> 셀 높이 ||<width=16.6%> SDB/DDB 적용 여부 ||<width=16.7%> 로직 밀도
NAND2 기준 ||<width=16.7%> MTr per sqmm
60% NAND2 셀 + 40% 플립플롭 셀 기준 ||
28nm 113.4 810 DDB 0.15 14
14nm 78 576[79] SDB 0.40 33[80]
10nm 68 420 SDB 0.64 52
7nm 54 243 DDB 1.04 95
5nm 54 216 SDB 1.56 126
4nm 53 198 SDB 1.73 140
3nm 49 172 SDB 2.16 175
2nm < 49? 138? SDB > 2.69? > 218?
인텔 공정 기준 게이트 피치 셀 높이 SDB/DDB 적용 여부 로직 밀도
NAND2 기준 		MTr per sqmm
60% NAND2 셀 + 40% 플립플롭 셀 기준
22nm 90 840 DDB 0.18 15
14nm 70 399 DDB 0.49 44[81]
84 399 DDB 0.41 37[82]
10nm 54 272 SDB 1.24[A] 100[84]
54 408 SDB 0.83 67[85]
7nm 60 408 SDB 0.74 60[86]
4nm 50 240 SDB 1.51 123
3nm 50 210 SDB 1.73 140
1.8nm 50 160 SDB 2.27 184
[ Mark Bohr의 60% NAND2 + 40% SFF 밀도 계산식 펼치기 · 접기 ]
||<tablealign=center><width=50%> (Diffusion Break가 SDB 인 경우) [math(\begin{aligned} Density_{SDB} = \dfrac{10^6}{CPP \times CH}​ \times 1.473684 \end{aligned})] ||
(Diffusion Break가 DDB 인 경우) [math(\begin{aligned} Density_{DDB} = \dfrac{10^6}{CPP \times CH}​ \times 1.24 \end{aligned})]
= (1E6 / (B2 * C2)) * IF(D2="SDB", 1.473684, 1.24)
[ 실제 Cortex-A78 면적 기준 비교 펼치기 · 접기 ]
||<tablealign=center><width=50%><nopad>파일:This is Nintendo Switch 2's CPU!_20250815_011145.338.jpg||

SDB/DDB 적용 여부에 따른 밀도 증가는 다음과 같이 계산한다. 각 셀당 4개의 트랜지스터가 집적된 2NAND 셀[87]은 SDB 적용시 3CPP, DDB 적용시 4CPP이다. (Layout에 따라 다르지만) Scan 플립플롭(SFF) 셀은 보통 32개의 트랜지스터가 있다고 가정한다. SFF 셀의 폭은 SDB 적용시 19CPP, DDB 적용시 20CPP이다. 60% NAND2 셀 + 40% 플립플롭 셀이 혼용된다고 가정한다면 SDB 적용시 종합적으로는 대략 1.188배의 밀도 향상을 얻게 된다. 하지만 상단의 표는 NAND2 기준 상대 로직 밀도만을 나타내기 때문에 1.33배 향상을 대입한다.

5nm 1.7배, 3nm 2.2배와 같은 수치는 로직 밀도 향상치만 나타낸 것이다. 실제로는 3nm 문단에서도 적혀있듯이 약 50% 정도를 차지하는 SRAM + Analog의 밀도 향상폭이 둔화되어 있다는 점을 참고하자. 기준을 하나로 통일해서 보면 TSMC의 공정이 세간의 인식과는 다르게 그렇게 조밀한 편은 아니며, 반대로 타사의 공정이 그렇게 밀도가 낮은 편은 아니라는 것을 알 수 있다.

CGP의 감소폭은 5nm 공정에서 51nm로 줄어든 이후부터 미세화의 추세가 둔화가 되는 형세가 이어질 것으로 보인다. 공정의 발전이 계속 이뤄진다고 하더라도 40~50nm 선을 유지해야 하기 때문이다. 이는 Gate Length가 더 이상 실제의 Gate Length를 나타내는 것이 아니기 때문이다. 링크에 따르면, 인텔의 18A 공정은 14nm의 Gate Length를 가지며, TSMC의 N3 공정은 16nm의 Gate Length를 가진다고 알려져 있다.

연구실 환경이긴 하지만 인텔 측에서는 실제 Gate Length를 6nm까지 줄이고, 각 나노시트의 두께도 현재 SF3의 7~8nm 수준에서 1.7nm까지 줄이는 데에 성공했다고 한다. 상용화가 되기까지는 멀었지만, 만약 가능하다면 CPP를 유효하게 줄일 수 있다.

게이트의 폭을 너무 줄이면 전자와 정공이 좁은 에너지 밴드 갭을 멋대로 뚫고 지나가면서 정상적인 논리회로로서의 동작이 불가능해진다는 사유의 물리적인 한계라서 줄이기 곤란한 상황.

파일:29-1_Wed_Horiguchi_3_final_Page_04-768x432.jpg파일:29-1_Wed_Horiguchi_3_final_Page_05-2048x1152.jpg

메탈 트랙 간의 피치는 계속 줄어들고 있긴 하지만, 로직 밀도 향상치를 달성하기에는 부족하다. 그래서 Cell Height를 줄이기 위해서 추가적으로 트랙 수 자체를 줄이고, 핀간 간격은 줄이는 대신 핀의 높이는 높이며, 핀펫 공정의 핀 수를 줄여가며 밀도 향상을 노리고 있는 상황이지만, 이렇게 되면 고클럭 달성이 점점 어려워진다는 맹점이 존재한다. 때문에 이를 해소하기 위해 삼성 3nm / 타사 2nm 세대부터는 나노시트의 도입이 이뤄지는 상황이다.
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그러나 나노시트의 도입이 이뤄져도 Cell Height를 추가적으로 줄이기 위해서는 성능 하락이 불가피하다. Gate Length는 더 이상 줄어들지 않는 상황에 Width/Length 비율을 유지하지 못하면 성능이 하락할 수 밖에 없다. 인텔은 이 상황에 BSPDN을 자사의 18A 공정부터 빠르게 적용하려고 하고, 삼성은 자사의 1.4nm 공정부터 나노시트를 3장에서 4장으로 늘리는 식으로 문제를 완화시키려고 할 전망이다.
파일:29-1_Wed_Horiguchi_3_final_Page_07-2048x1152.jpg파일:29-1_Wed_Horiguchi_3_final_Page_08-2048x1152.jpg

이런 문제를 해소하기 위해 CFET을 도입하는 상황이다. NMOS와 PMOS를 아예 수직으로 쌓아 올리는 기술이다. 따라서 앞으로는 CFET과 같은 기술력을 동원해 Cell Height를 지속적으로 줄여나가는 방향으로 미세화가 이뤄질 것으로 보인다. CPP나 MxP가 확 줄어드는 것은 아니지만 일단 면적은 계속 줄어드는 것이 사실이니 거짓말이면서도 거짓말이 아닌 것이다.
파일:29-1_Wed_Horiguchi_3_final_Page_09-2048x1152.jpg파일:Slide8.jpg

이 방식을 통해 10A, 7A, 5A 세대에도 밀도 향상이 이뤄질 수 있다. 10A 공정부터 CFET 도입으로 인해 0.02µm²선에 정체되었던 SRAM의 면적도 0.01µm²로 절반으로 줄일 수 있어서 밀도 향상 효과가 크다. 5A 세대는 약 750 Mtr/sqmm의 밀도를 얻을 수 있을 것으로 추정이 된다.

4. 현황

현재 TSMC가 기술력 및 고객 지원 모두 독보적인 모습을 보여주며, 이를 기반으로 초미세공정에서는 사실상 독점에 가까운 지위를 구축하여 대부분의 이익을 가져가고 있다.

삼성은 HKMG, 20nm, 14nm, 10nm, EUV의 적용에 있어서 항상 업계 선두를 섰었다.[88] 하지만 선단공정 점유율에서 지속적으로 삼성이 치고 올라오는 걸 묵과할 수가 없었던 TSMC는 천문학적인 돈을 때려 부으면서 공격적인 R&D 전략과 CAPA(생산능력) 확충에 나서기 시작했다. 여기에 삼성 파운드리 내부의 문제점들까지 겹치며 TSMC는 7nm 세대를 기점으로 공정 기술력, 초도 양산 시기, CAPA 및 고객사 유치와 공정 외적인 패키징 기술 등 모든 면에서 명백한 우위를 점하는 데 성공한다.[89] 이후 이 구도는 현재진행형으로 유지되고 있으며, 양사간의 격차는 1세대 이하로 좁혀지지 못하고 있다.

인텔은 과거 타사는 흉내조차 낼 수 없는 독보적인 기술력을[90] 자랑했으나, 2013년 불도저의 실패로 인한 AMD의 부진을 'CPU 경쟁은 이제 끝났다'는 오판으로 기술 개발의 방향성을 제품의 경쟁력보다는 이윤을 극대화하는 방향으로 설정했고(하이퍼스케일링), 기업 문화의 문제까지[91] 겹치며 결국 기술 우위를 놓치고 말았다. 결국 팹의 기술력 차이가 거의 3년 가까이 벌어져버렸으며, 이는 새로운 CEO 팻 겔싱어가 취임해서야 그나마 제대로 된 수습이 시작되었다. 공정 기술력 선두를 되찾겠다고 공언하며 새로운 로드맵도 내놓았으나 당연히 이는 이론상의 로드맵일 뿐이며 실제 현실과는 상당히 동떨어진 모습이다. TSMC와 삼성전자의 5nm 공정이 2020년 하반기부터 본격적인 제품 출하가 시작하는 시점에 인텔은 그제서야 파운드리 7nm급인 10nm에 기반한 타이거레이크 제품군을 내놓기 시작했으며, 4nm 출하 시기는 2023년 4분기로 TSMC와 삼성전자 대비 2년가량이나 늦어버렸다. Intel 3도 2024년 6월 출시로 여전히 두 회사에 비해 1년이상 늦은 상황이다. 미 정부의 공식적인 인텔 파운드리 사용 독려에도# 불구하고 PDK 문제 및 뒤쳐지는 기술력으로 인해 대부분 대형 팹리스들의 태도는 그다지 호의적이지 않다.

SMIC는 서방의 제제로 인해 발전이 거의 정체된 상황이다. 막대한 R&D 투자 및 산업스파이 행위로 몸을 비틀어 7nm 개발에 성공하긴 했으나 수율이 너무 낮아 CAPA 확장이 극도로 느린 상태이며, 그나마 DUV로 어떻게든 비벼볼 수 있었던 7nm와 달리 EUV가 반드시 필요한 5nm에서는 유의미한 진전을 이루지 못하고 완전히 고꾸라져버렸다.

Performance/Power 에서는 TSMC가 타사들 대비 최소 1세대 이상의 우위를 점하고 있는 것으로 평가되는데, 이는 삼성과 인텔이 각각 7nm, 10nm 이후 고질적으로 시달리던 수율 문제와도 연관되어있을 가능성이 높다. 삼성은 전성비가 TSMC 대비 1세대 가량 뒤쳐지며, 특히 클럭 그래프 양끝(고클럭 혹은 저클럭)에서 더 차이가 벌어지는 양상을 보인다. 인텔의 경우 동일 아키텍처를 생산하고 있는 것이 없어 타사와 직접적인 비교가 힘들지만 대체로 TSMC보다 뒤떨어질 것이라는게 중론이다.

Area 측면에서는 3nm 에서 TSMC가 밀도 향상 목표치에 실패함에 따라[92] TSMC, 삼성이 동률을 이루고, 인텔은 HPC라이브러리만 있는 것을 감안해도 0.5 ~ 1세대정도 뒤쳐진다고 평가받고 있다. TSMC가 2nm에서 목표치 달성에 성공할 경우 과거와 같이 트렌지스터 밀도는 TSMC > 삼성 > 인텔 구도로 회귀하겠으나, 밀도 향상은 한계에 가까워지고 있는만큼 그 정도는 예전보다 훨씬 덜할것이다.

후공정 기술력 역시 TSMC가 앞서있다. 특히 TSMC는 빅칩 양산에 도움을 줄 수 있는 CoWoS와 같은 고급 패키징 기술력을 보유하고 있으며, 세계 5대 반도체 패키징 회사들 중 4개가 대만회사다. 2위인 예전에는 아남전자라고 불렸던 Amkor technology인데, 창업주의 아들이 미국으로 이민가서 본사도 이제 미국 애리조나에 있는 미국기업이 되었다. 다만 인텔 역시 Foveros같은 초고난도 패키징도 대량 양산할 정도로 어떤 면에서는 TSMC보다 앞선 기술력도 보유하고 있다. 후공정 분야에서 명실공히 가장 뒤떨어지는 곳은 삼성으로, 국내 관련 기업 생태계가 미비하고 그렇다고 삼성이 타사에 비해 남다른 투자 의지를 보이지도 않는 상황이라 상황이 바뀌는 것은 요원하다. 그나마 최근 면적이 크고 고급 패키징 기술을 많이 활용하는 AI용 칩의 대두로 그 중요성이 강조됨에 따라 삼성에서도 인력 영입 및 투자를 진행하고 있다.

EUV용 펠리클을 이미 적용해 양산중인 TSMC와는 달리 삼성은 아직 자사 공정에 적용하기 위한 EUV용 펠리클 기술을 연구하는 중이다.[93]

결과적으로 7nm 이후 TSMC의 단독 선두가 굳건히 유지되고 있으며, 4nm 이후로는 삼성 파운드리를 쓰려 했던 대형 팹리스사 및 인텔의 물량까지 TSMC가 소화하느라 CAPA 문제가 더더욱 심화되었다. 삼성의 3nm 웨이퍼 단가는 TSMC의 5nm 보다도 더 낮고 7nm 에 근접한 것이라는 이야기가 있을만큼 삼성 파운드리와 TSMC의 웨이퍼 단가 차이는 큰데, 대형 팹리스들이 TSMC의 CAPA 부족 및 웨이퍼 단가 폭증으로 몸살을 앓는 와중에도 삼성에 수주를 내어주지 않을만큼 TSMC의 기술력 차이에는 커다란 격차가 존재한다고 평가할 수 있다. 인텔은 삼성보다도 훨씬 더 선단공정 능력을 의심받는 상황으로, 미국 정부에 등떠밀리다시피해 이미 계약한 고객들조차도 이탈하고 있다.
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레거시 공정을 제외한 7nm 이하 공정(인텔 10nm 이하)에 한정지어서 비교하더라도 TSMC가 단독으로 64%를 독식하는 상황이다. 2025년 2분기 기준으로는 파운드리 시장 전체 점유율 70%를 돌파했다.

5. 관련 문서


[1] 인텔 홀로 동떨어진 밀도를 보이며 인텔 4가 삼성의 5nm급 밀도, 인텔 3이 삼성 4nm급 밀도, 18A가 삼성 3nm급 밀도를 보이나, 같은 4-4, 3-3. 2-2fin 기준으로 놓고 보면 동등한 수준이다.[2] 14T 최대 성능 구성에서 1.26um[CH] 원본 pdf 출처에 Logic Libraries : 9 and 12 tracks 라고 명시되어 있다.[CH] 원본 pdf 출처에 Logic Libraries : 9 and 12 tracks 라고 명시되어 있다.[5] 실측치[6] 출처[M1] 원본 pdf 출처에는 M1 Pitch 라고 나와있으나 표기법의 차이이다.[M1] 원본 pdf 출처에는 M1 Pitch 라고 나와있으나 표기법의 차이이다.[9] 실제로도 Short-lived node 라고 삼성 스스로 공개했다.[10] 그래프의 축척이 달라서 그렇지 실제로 2배 격차가 맞다.[11] 14++[12] TSMC 16nm : CGP = 90 / MxP = 64
삼성 14nm : CGP = 78 / MxP = 64
인텔 14nm : CGP = 70 / MxP = 52
삼성 10nm : CGP = 68 / MxP = 48
TSMC 10nm : CGP = 64 / MxP = 44[13] 14nm 최후기 공정 기준으로 삼성의 14nm 공정을 라이선스하고 하프노드 개선한 버전인 글로벌 파운드리의 12nm 공정에 들어서야 기술적으로 동등해졌다 평가된다.[14] 14nm과 10nm의 특성을 혼합한 공정[15] 기존에 10nm 급 밀도라고 알려진 6.75T 셀 기준[16] Qualcomm SM6150 Snapdragon 675의 셀에 쓰인 8.25T 구성 기준[17] 14++[18] 실제로 인텔 14nm는 +가 4개까지 붙는다.[19] 구명칭 7LPE&7LPP, 현명칭 SF7E&SF7, SF7E는 삼성에서 공식적으로 홍보하지 않은 내부 공정으로, 엑시노스 9825를 양산하는 데 사용되었다.[20] Last year, Samsung announced the introduction of EUV into their 7LPP process used in the Exynos 9825. Through analysis of the part, we found little difference between their 7LPP process in the 9825 and their 8LPP process in the Exynos 9820.[21] Techinsights 측에서는 7LPP와 7LPP 2nd-Gen으로 부르는 점을 참고할 것.[22] TSMC N7의 기술을 도용해온 것으로 추정하고 있다.[23] https://www.techinsights.com/blog/techinsights-confirms-samsungs-true-7lpp-process-samsung-exynos-990?utm_source=direct&utm_medium=website[24] N7P부터 SDB[25] 구명칭 5LPP[26] 그 원인 중 하나가 최근 들어 다음 세대 공정으로 넘어갈 때 아날로그, SRAM의 면적 감소율이 로직 면적 감소율에 크게 못 미치기 때문이다.[비고1] HP/HD 셀[비고2] HD/UHD 셀. X 표시는 가독성이 흐릿한 부분[비고6] https://m.blog.naver.com/tama2020/221686827892[비고2] HD/UHD 셀. X 표시는 가독성이 흐릿한 부분[비고1] HP/HD 셀[비고3] UHD 셀. TEM 실측 결과에 따르면 198nm 인 것으로 측정이 되며, 삼성 공식 홈페이지의 발표 자료에서 교차검증됨.
원문 : 삼성 Foundry의 4나노는 최고의 FinFET 공정 기술을 대표합니다. 이 기술은 200나노의 셀 높이, 새로운 MOL 아키텍처 및 확장된 Mx 피치를 갖춘 세계에서 가장 작은 4나노 표준 셀을 구현합니다.[비고4] HP 셀[비고5] 중화권 IT 매체의 엑시노스 2200(4LPE) 측정치[비고5] 중화권 IT 매체의 엑시노스 2200(4LPE) 측정치[36] 실존하지 않는 셀이지만 6T 셀이 존재한다고 가정시 164.[37] IBM이 자사의 AI 칩에 사용하는 5HPP나 7nm 칩의 고성능 셀에는 60nm의 CPP가 관측되고 고밀도 셀에는 54nm 셀이 관측되긴 하나 CPP 57nm 셀은 Design Rule 상 존재하지 않는다.[A] HD 셀 구성의 캐논 레이크는 제품화에 사실상 실패했으므로 해당 밀도 자료는 그리 유의미한 자료는 아니다.[39] HD 셀과 HP 셀이 혼입된 것으로 추정.[40] Intel 7에서 생산하는 랩터레이크의 리프레시로 출시했다.[41] The N4 and N4P nodes are design rules-compatible with 5nm technology for easy design migration.[42] 256Mb S램 기준, 이는 초소형 칩이라는 점을 감안해야 한다. 일반적으로 칩의 사이즈가 커질수록 수율이 하락한다.[43] 추후 Geekerwan 측에서 (TSMC의 N3E 공정에 생산된 O1 & D9400의 Cortex-X925) vs (삼성전자의 SF3 공정에 생산된 Cortex-X925) 의 전력에 따른 단일 코어 성능 그래프와, (TSMC의 N3E 및 N4P 공정에 생산된 O1 및 D8400의 Cortex-A725) vs (삼성전자의 SF3 공정에 생산된 Cortex-A725) 의 전력에 따른 단일 코어 성능 그래프가 공개된다면 그 자료로 대체 예정.[44] 9%는 E2500과 D9400을 비교했을 때, 15%는 E2500과 O1을 비교했을 때.[45] M3 Max 및 A17 Pro 칩의 경우 리틀코어 설계의 변경이 이루어졌다.[46] 여기서 실제로 나온 Kirin 9000은 Cortex-A77 + Cortex-A77 + Cortex-A55 조합이어서 의아할 수도 있을 것이다. 그런데 중화권의 테크 유튜버 기커완(Geekerwan)에 의하면 원래는 Cortex-X1 + Cortex-A78 + Cortex-A55 조합의 Kirin 9000 샘플도 같이 있었으나 최종적으로 전자로 결정되었다고 한다.# 그래서 이 표에서는 후자 기준으로 나와 있는 것.[47] (M1 - 133MTr/mm2) ÷ (Apple A12 - 83MTr/mm2)[48] (M3 Max - 183MTr/mm2) ÷ (M1 - 133MTr/mm2)[49] (M3 Max - 197MTr/mm2) ÷ (M1 - 133MTr/mm2)[50] (M4 - 181MTr/mm2) ÷ (M1 - 133MTr/mm2)[51] 때문에 N4 기준이 196.6 MTr/mm2 인데 이에도 못미쳤으며, N3 기준과 비교했을 때 목표치인 314.7 MTr/mm2 와 실제 A17 Pro의 밀도인 183MTr/mm2는 거리가 매우 멀다. 출처 #[52] N3E 기반의 업그레이드 공정, N3E 대비 동일 누설전류에서 성능 5% 향상, 동일 성능에서 전력소모 5~10% 감소[53] 물론 이 부분에 대해서는, 같은 Cortex-A78 RTL이라고 하더라도 상대적으로 저클럭인 1.6GHz로 작동하는 W1000이 2.35GHz로 작동하며 고성능 스탠다드 셀을 채용했을 것으로 예상이 되는 기린 9000 ES와 비교해서 동일 공정상에서도 면적 이득을 봤을 것이 명백하다는 점은 감안하고 받아들여야 한다. 하지만 이러한 점을 감안하더라도 기존 5/4nm에 비교하여 풀노드급 면적 감소를 이뤘다는 점 또한 명백하다.[54] Intel 7의 경우 고밀도 공정은 캐논레이크의 100MTr/mm^2에 달하나 고성능 공정 60MTr/mm^2에 불과하다. TSMC의 N4의 경우도 고성능 공정은 Intel 4보다 밀도가 낮은 것으로 알려져 있다[참고1] 원본 영상에는 3GAE로 오기되어 있으나 W1000의 3GAP 공정이다.[참고5] 2-fin PFET + 2-fin NFET 기준. 자료에 나온 것 처럼 고성능 셀은 3n3p(221nm) + 2n2p(169nm) 셀을 조합하며, 고밀도 셀은 2n2p(169nm) + 1n1p(117nm)를 조합한다. 자료에 따르면 HD(2-2 Fin)의 셀 높이는 169nm, Mixed HP(3-2 Fin)의 셀 높이는 195nm, Mixed HD(2-1 Fin)의 셀 높이는 143nm 이다.[참고2] 원본 영상에는 180nm로 표기되어 있으나 이는 존재하지 않는 i3(6T) 셀을 가정한 것이다. VLSI 2025에서 인텔이 직접 발표한 데이터, Synopsys 사에서 제공된 데이터를 보면 인텔 3의 Height는 HP/HD 기준 240/210nm이며 인텔 18A는 180/160nm 이다.[참고3] TEM 실측 결과에 따르면 Minimum Metal Pitch는 23nm[참고6] TEM 실측 결과에 따르면 Cell Height는 169nm, 6T 높이의 셀이라 가정.[공식] Mark Bohr의 60% NAND2 셀 + 40% 플립플롭 셀로 계산하는가? 아니면 TSMC 처럼 50% logic, 30% SRAM, and 20% analog 비중으로 계산하는가에 따라서 밀도는 달라진다. 여기 적힌 밀도는 모두 Mark Bohr 기준이다.[참고4] 원본 영상에는 163.74로 표기되어 있으나 이는 존재하지 않는 i3(6T) 셀을 가정한 것이다. 실제로는 Mark Bohr 식 적용시 123/140 밀도를 가진다.[62] FinFET 공정과는 다르게 수직으로 쌓아져 있으므로 TSMC N3E의 27nm보다 더 크게 보일 수 있다. 수직으로 쌓아진 나노시트간의 간격은 약 8nm임을 참고하자.[63] 직접 TEM을 통해 측정이 이뤄진 자료가 아닌 과거에 여러 웹진에서 작성한 예측 자료 상으로는 TSMC와 삼성의 밀도 차이가 큰 것으로 보여질 여지가 있었다. 하지만 그 자료는 최신화가 이뤄진 자료들이 아니다.[64] 다만 TSMC도 N3B에서나 0.0199μm^2이고 다시 N3E에서는 0.021μm^2로 복귀한만큼 SRAM 밀도는 최선단 공정에서 거의 줄어들지 못하고 있기에 큰 문제점이라 보긴 어렵고, TSMC N2공정 역시 N5와 크게 다르지 않은 SRAM 면적을 지닐 예정이다. 이 문제는 CFET이라 불리는 GAAFET 이후의 차세대 트렌지스터가 도입된 이후에야 획기적으로 개선될 수 있다.[65] HD 숏 셀/HD 셀/HPC 셀 중 어느 쪽에 해당이 되는지 불명.[66] HP/HD 셀 기준[67] HP/HD 셀 기준[공식] Mark Bohr의 60% NAND2 셀 + 40% 플립플롭 셀로 계산하는가? 아니면 TSMC 처럼 50% logic, 30% SRAM, and 20% analog 비중으로 계산하는가에 따라서 밀도는 달라진다. 여기 적힌 밀도는 모두 Mark Bohr 기준이다.[69] 인텔 측에 따르면 Intel 3 대비 30% 향상[70] 원문 : A14 technology is TSMC’s next cutting-edge logic process that achieves full-node power, performance and area through dimensional scaling.[71] 원문 : N2 technology features first-generation nanosheet transistor technology, with full-node strides in performance and power consumption.[72] 실측치 기준. 링크 참고[73] 이 링크에서 28nm 셀 높이가 1.26um임을 알 수 있으며, 이 링크를 보면 일반적으로 알려진 90nm MxP에 최대 성능인 14T가 적용된 결과가 1.26um임을 알 수 있다. 9T HD 셀을 기준으로 삼으면 810nm[74] Metal Pitch 64nm이며, Apple A9 프로세서에서는 대부분 7.5T(UHD) 셀 채용[75] 7.5T(UHD) 셀이 적용된 Apple A9 기준[76] 실제 밀도에 더 가까운 표준 셀 기준[77] Mixed HD(2-1 Fin) 셀 기준. TSMC 측의 1.6x 향상 발표는 Mixed HD 셀을 기준으로 삼은 것으로 추정이 된다.
(215 vs 138 MTr per sqmm)[78] Synopsys에서 유출이 된 HD 셀 기준. TSMC 측의 1.1x 향상 발표는 HD 셀을 기준으로 삼은 것으로 추정이 된다.
(236 vs 215 MTr per sqmm)[79] Metal Pitch 64nm이며, Apple A9 프로세서에서는 대부분 9T 셀 채용[80] 9T 셀이 적용된 Apple A9 기준[81] 14 공정 기준[82] 14++ 공정에는 SKL 5.0 GHz를 달성하기 위해 CGP가 84 nm로 증가하여 37 Mtr per sqmm으로 밀도가 감소했다.[A] [84] 인텔 측에서 홍보한 대로 37 Mtr per sqmm와 비교해 2.7배 밀도 향상 달성.[85] 10nm SHP 기준[86] Intel 7 Ultra 기준[87]
파일:nand2_schmtc.jpg
논리회로 상으로 이런 구조를 가진 NAND 셀은
파일:nand2_layout.jpg
실제 레이아웃 상에서는 이렇게 구현이 된다.[88] HKMG ~ 14nm까지의 기술력 자체는 인텔이 압도적이었지만 파운드리는 생각조차 하지 않고 자사 제품만 생산하던 시절이다.[89] DUV 더블 패터닝부터 점진적으로 진입한 TSMC와 달리 적극적인 EUV 도입으로 승부를 노린게 오히려 패착이 되었다는 분석도 있다. 참고로 TSMC 7nm는 사실상 EUV 공정이 거의 없다. N7+가 있긴 하나, 과도기적 공정으로 극소수만 생산했고 이를 완성하여 본격적으로 생산한 공정은 N6(6nm급)로 명명했기 때문.[90] FinFET을 최초 양산할 당시만 해도 IBM이 (2010년 전후 게임계의 레이트레이싱마냥) "FinFET 그거 언젠가는 해야겠는데, 양산하려면 갈 길이 너무 멀잖아?"하고 연구실 샘플로 논문 내는 정도로만 만족하고 있었는데, 인텔은 무려 시스템 부팅이 되는 ES로 시연했고, 14nm 브랜딩 공정 중 유일하게 20nm 백엔드가 아닌 풀노드였기에 조금이라도 배경지식이 있으면 인텔과 타사 14nm를 비교 대상으로 잡지도 않았다. 그런 압도적인 우위를 몽땅 다 까먹고 뒤처진 것도 정말 대단한 일이긴 하다.[91] 자세한 내용은 브라이언 크르자니치 문서의 반론 문단 참고.[92] 3nm 항목에서 서술된 것처럼 로직 파트의 밀도 향상분은 원 목표치를 달성했으나, 메모리 · 아날로그 파트의 밀도 향상치가 낮아 결과적으로 완제품 기준 70% 밀도 향상치를 달성한 5nm 와는 다르게 3nm 의 5nm 대비 완제품 밀도 향상치는 30 ~ 35% 수준에 머물렀다.[93] 펠리클(pellicle)은 먼지 침투를 막는 일종의 얇은 막이다. 그런데 웨이퍼 위에 막을 씌우는 것과 같으므로 투과율이 굉장히 중요한데, ASML에서 만든 것은 투과율 78~83%, TSMC가 자체적으로 개발해 쓰는 실리콘 기반 펠리클은 85% 정도이다. 그런데 3nm 이하 공정에서는 아무리 낮아도 90% 이상의 투과율이 필요하고, TSMC가 초기 N3B 공정에서 수율이 그다지 좋지 못했던 것도(약 55%) 펠리클의 불충분한 투과율이 수많은 요소 중 하나이다. 게다가 펠리클 또한 소모품이기 때문에 돈이 든다. 그래서 삼성은 펠리클 개발사들 측에 무려 95%의 투과율을 요구하고 있는데 문제는 ASML도 4세대 펠리클이 투과율 90% 목전까지 달성한 게 한계여서 아예 삼성도 펠리클 개발에 참여하고 있다. 이는 투과율이 높을수록 더 적은 수의 펠리클을 사용하여 같은 효과를 낼 수 있기 때문인데, 현재는 탄소나노튜브 기반 펠리클을 개발하고 있다.


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{{{#!wiki style="border:1px solid gray;border-top:5px solid gray;padding:7px;margin-bottom:0px"
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'''uuid not found'''}}}{{{#!if uuid != null
[[https://namu.wiki/w/TSMC?uuid=a8a99db4-c99c-4699-b19f-e1111c01ab65|r855]]}}} 판{{{#!if paragraph != null
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'''uuid not found'''}}}{{{#!if uuid != null
[[https://namu.wiki/w/TSMC?uuid=a8a99db4-c99c-4699-b19f-e1111c01ab65|r855]]}}} 판{{{#!if paragraph != null
, [[https://namu.wiki/w/TSMC?uuid=a8a99db4-c99c-4699-b19f-e1111c01ab65#s-|번 문단]]}}} ([[https://namu.wiki/history/TSMC?from=855|이전 역사]])
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{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid2 not found'''}}}{{{#!if uuid2 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph2 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]]){{{#!if version3 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid3 not found'''}}}{{{#!if uuid3 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph3 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version4 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid4 not found'''}}}{{{#!if uuid4 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph4 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version5 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid5 not found'''}}}{{{#!if uuid5 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph5 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version6 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid6 not found'''}}}{{{#!if uuid6 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph6 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version7 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid7 not found'''}}}{{{#!if uuid7 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph7 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version8 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid8 == null
'''uuid8 not found'''}}}{{{#!if uuid8 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph8 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version9 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid9 == null
'''uuid9 not found'''}}}{{{#!if uuid9 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph9 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version10 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid10 == null
'''uuid10 not found'''}}}{{{#!if uuid10 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph10 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version11 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid11 == null
'''uuid11 not found'''}}}{{{#!if uuid11 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph11 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version12 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid12 == null
'''uuid12 not found'''}}}{{{#!if uuid12 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph12 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version13 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid13 == null
'''uuid13 not found'''}}}{{{#!if uuid13 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph13 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version14 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid14 == null
'''uuid14 not found'''}}}{{{#!if uuid14 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph14 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version15 != null
{{{#!wiki style="display: block;"

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{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid15 not found'''}}}{{{#!if uuid15 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph15 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version16 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid16 == null
'''uuid16 not found'''}}}{{{#!if uuid16 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph16 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version17 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid17 == null
'''uuid17 not found'''}}}{{{#!if uuid17 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph17 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version18 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid18 == null
'''uuid18 not found'''}}}{{{#!if uuid18 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph18 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version19 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid19 == null
'''uuid19 not found'''}}}{{{#!if uuid19 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph19 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version20 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid20 == null
'''uuid20 not found'''}}}{{{#!if uuid20 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph20 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version21 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid21 == null
'''uuid21 not found'''}}}{{{#!if uuid21 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph21 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version22 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid22 == null
'''uuid22 not found'''}}}{{{#!if uuid22 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph22 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version23 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid23 == null
'''uuid23 not found'''}}}{{{#!if uuid23 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph23 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version24 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid24 == null
'''uuid24 not found'''}}}{{{#!if uuid24 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph24 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version25 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid25 == null
'''uuid25 not found'''}}}{{{#!if uuid25 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph25 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version26 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid26 == null
'''uuid26 not found'''}}}{{{#!if uuid26 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph26 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version27 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid27 == null
'''uuid27 not found'''}}}{{{#!if uuid27 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph27 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version28 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid28 == null
'''uuid28 not found'''}}}{{{#!if uuid28 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph28 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version29 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid29 == null
'''uuid29 not found'''}}}{{{#!if uuid29 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph29 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version30 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid30 == null
'''uuid30 not found'''}}}{{{#!if uuid30 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph30 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version31 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid31 == null
'''uuid31 not found'''}}}{{{#!if uuid31 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph31 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version32 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid32 == null
'''uuid32 not found'''}}}{{{#!if uuid32 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph32 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version33 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid33 == null
'''uuid33 not found'''}}}{{{#!if uuid33 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph33 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version34 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid34 == null
'''uuid34 not found'''}}}{{{#!if uuid34 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph34 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version35 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid35 not found'''}}}{{{#!if uuid35 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph35 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version36 != null
{{{#!wiki style="display: block;"

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[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid36 not found'''}}}{{{#!if uuid36 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph36 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version37 != null
{{{#!wiki style="display: block;"

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'''uuid37 not found'''}}}{{{#!if uuid37 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph37 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version38 != null
{{{#!wiki style="display: block;"

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[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
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'''uuid38 not found'''}}}{{{#!if uuid38 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph38 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version39 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid39 == null
'''uuid39 not found'''}}}{{{#!if uuid39 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph39 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version40 != null
{{{#!wiki style="display: block;"

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[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid40 == null
'''uuid40 not found'''}}}{{{#!if uuid40 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph40 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version41 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
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[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid41 == null
'''uuid41 not found'''}}}{{{#!if uuid41 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph41 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version42 != null
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{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid42 == null
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[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph42 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version43 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid43 == null
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[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph43 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version44 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid44 == null
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[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph44 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version45 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid45 == null
'''uuid45 not found'''}}}{{{#!if uuid45 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph45 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version46 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid46 == null
'''uuid46 not found'''}}}{{{#!if uuid46 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph46 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version47 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid47 == null
'''uuid47 not found'''}}}{{{#!if uuid47 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph47 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version48 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid48 == null
'''uuid48 not found'''}}}{{{#!if uuid48 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph48 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version49 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid49 == null
'''uuid49 not found'''}}}{{{#!if uuid49 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph49 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}{{{#!if version50 != null
{{{#!wiki style="display: block;"

{{{#!wiki style="display: inline-block"
{{{#!if external == "o"
[[https://namu.wiki/w/|]]}}}{{{#!if external != "o"
[[]]}}}}}} 문서의 {{{#!if uuid50 == null
'''uuid50 not found'''}}}{{{#!if uuid50 != null
[[https://namu.wiki/w/?uuid=|r]]}}} 판{{{#!if paragraph50 != null
, [[https://namu.wiki/w/?uuid=#s-|번 문단]]}}} ([[https://namu.wiki/history/?from=|이전 역사]])}}}}}}}}}}}}}}}}}}}}}

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