| <colkeepall> Yosys Open Synthesis Suite Yosys | |
| 안정 버전 | v0.65 (2026년 5월) |
| 라이선스 | 오픈 소스 |
| 링크 | |
1. 개요
Yosys Open Synthesis Suite
오픈소스 진영의 대표적인 FPGA 및 ASIC 하드웨어 설계용 도구. 하드웨어 기술 언어인 Verilog로 작성된 설계 코드를 하드웨어 자원으로 변환해 주는 역할을 수행한다. 빈 공과대학교 학생이었던 클레어 볼프(Claire Wolf)[1]가 2012년에 학사 졸업 연구로 개발하여 공개하였으며, 현재는 오픈소스 FPGA 툴체인 생태계에서 거의 유일한 FPGA 합성 도구로 자리매김하였다.
2. 역사
3. 지원 하드웨어
리버스 엔지니어링을 통해 다양한 상용 FPGA 지원을 구현하였다.3.1. AMD(Xilinx) FPGA
- Project X-ray
- Project U-ray
3.2. Altera(Intel) FPGA
- Project Mistral
3.3. Lattice FPGA
- Project IceStorm
- Project Trellis
3.4. GOWIN FPGA
- Project Apicula
4. 여담
5. 관련 문서
[1] 트랜스여성으로, 개명 전 이름은 클리포트 볼프(Clifford Wolf)