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1. 개요
RISC-V의 기본적인 사양에 대해 다루는 문서이다. 개별 확장 및 프로파일에 대한 내용은 RISC-V/확장에서 다룬다.RISC-V의 사양은 일반적인 연산과 명령어 형식 등 기본적인 프로그래밍 모델을 정의하는 비특권(unprivileged) 아키텍처와, 운영체제 및 펌웨어에 필요한 기능을 정의하는 특권(privileged) 아키텍처로 나뉜다.
공식 사양 문서
2. 비특권 사양
2.1. 레지스터 구성
RISC-V(RV32I/RV64I)는 32개의 정수 레지스터(x0-x31)와 프로그램 카운터(pc)를 가진다. 레지스터 0번(x0)은 상수 0으로 취급되며, 소규모 하위 구현(RV32E)은 레지스터 수를 16개(x0-x15)로 줄일 수 있다. F/D 확장 구현 시 32개의 부동소수점 레지스터(f0-f31)가 추가된다.| 레지스터 이름 | ABI 이름 | 용도 | 저장 주체 |
| x0 | zero | 상수 0 (항상 0을 반환, 쓰기 무시됨) | - |
| x1 | ra | 복귀 주소 (Return Address) | Caller |
| x2 | sp | 스택 포인터 (Stack Pointer) | Callee |
| x3 | gp | 전역 포인터 (Global Pointer) | - |
| x4 | tp | 스레드 포인터 (Thread Pointer) | - |
| x5 | t0 | 임시 레지스터 / 대체 링크 레지스터 | Caller |
| x6 ~ x7 | t1 ~ t2 | 임시 레지스터 | Caller |
| x8 | s0 / fp | 저장된 레지스터 / 프레임 포인터 | Callee |
| x9 | s1 | 저장된 레지스터 | Callee |
| x10 ~ x11 | a0 ~ a1 | 함수 인자 / 반환 값 (Return Value) | Caller |
| x12 ~ x17 | a2 ~ a7 | 함수 인자 | Caller |
| x18 ~ x27 | s2 ~ s11 | 저장된 레지스터 | Callee |
| x28 ~ x31 | t3 ~ t6 | 임시 레지스터 | Caller |
2.2. CSR (제어 및 상태 레지스터)
제어 레지스터 및 타이머 등 각종 특수 레지스터를 RISC-V에서는 CSR이라고 한다. 4096개의 CSR 번호가 정의되어 있으며 CSRRW, CSRRS 등의 명령어로 접근한다.3. 특권 사양
3.1. 메모리 및 I/O
3.1.1. 메모리 일관성 모델
RISC-V는 ARM 등 여러 RISC ISA의 메모리 모델 및 SPARC의 RMO 모델처럼 weak memory order(WMO)를 따른다. 단, Ztso 또는 Ssdtso 확장을 지원해 x86/AMD64에서 사용하는 메모리 모델인 TSO(total store order) 모델로 동작할 수 있다.TSO 모델은 프로세서 내부적으로 WMO 모델에 비해 메모리 접근 사이의 순서 제약을 조금 더 엄격하게 구현하는 것일 뿐이므로 WMO 모델을 가정하고 작성된 프로그램의 동작을 변경하지 않는다. 단, TSO를 가정하고 작성한 프로그램을 WMO 모델에서 실행하면 문제가 발생할 수 있어 프로그래머의 주의가 요구된다.
3.1.2. 32비트 가상 메모리: Sv32
RV32 시스템에서 사용하는 페이징 방식이다.3.1.3. 64비트 가상 메모리: Sv39, Sv48, Sv57
RV64 시스템에서는 요구되는 메모리 용량에 따라 단계별 페이징 방식을 선택할 수 있다. 64비트 전체를 주소로 쓰지 않고, 일부 비트만 유효한 가상 주소로 사용한다.- Sv39: 39비트 가상 주소 사용(512 GiB). 3단계 페이지 테이블.
- Sv48: 48비트 가상 주소 사용(256 TiB). 4단계 페이지 테이블.
- Sv57: 57비트 가상 주소 사용(128 PiB). 5단계 페이지 테이블.
4. 명령어 목록
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